[发明专利]检测结构及其形成方法、检测方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种检测结构及其形成方法、检测方法。

背景技术

在半导体芯片的制造过程中，无论是前端工艺（FEOL，Front End of Line）还是后端工艺（BEOL，Back End of Line）的各种制作工艺（例如离子注入、干法刻蚀、化学气相沉积、以及去光刻胶）中，都会采用等离子体进行处理，进而在衬底或半导体结构表面或内部引入等离子体电荷，而等离子体电荷在衬底或半导体结构表面或内部积聚到一定量时，会发生放电现象而产生等离子体电流，所述等离子体电流会击穿形成于衬底表面或内部的半导体器件（例如MOS晶体管中的栅氧化层），使半导体器件的可靠性下降，即引起等离子体损伤（PID，Plasma Induced Damage），所述等离子体损伤又称为天线效应。因此，判断等离子体损伤具体来源于哪一步工艺，并进而避免等离子体损伤成了解决等离子体损伤问题的关键。

为了监控半导体器件的制造过程中的等离子体损伤，通常会在制造半导体器件的过程中制作等离子体损伤检测结构。

请参考图1和图2，图1是现有技术的一种等离子体损伤检测结构的俯视结构示意图，图2是图1沿AA’方向的剖面结构示意图，包括：具有阱区101的衬底100；位于阱区101表面的栅极结构102，所述栅极结构102包括栅介质层102a、以及位于栅介质层102a表面的栅电极层102b，所述栅极结构102两侧的阱区101内具有源区103和漏区104；位于栅极结构102顶部电连接的若干层导电层105，所述若干层导电层105与所述栅电极层102b电连接；单层或多层重叠的天线结构106，所述天线结构至少与顶层的导电层105电连接。图1和图2中示出的天线结构106为单层，所述单层天线结构106与顶层导电层105电连接。此外，当天线结构为多层时，则每层天线结构与一层导电层电连接。

其中，天线结构106用于收集工艺过程中的等离子体电荷，通过测试所述栅极结构102所构成的晶体管的阈值电压（Vt）和栅极电流（Ig），并将测得的阈值电压或栅极电流与标准值进行比较，即能够获得对应的工艺过程中受到的等离子损伤程度。

然而，现有的等离子体损伤检测结构占用的空间较大，且检测结果不准确。

发明内容

本发明解决的问题是提供一种检测结构及其形成方法、检测方法，能够缩小等离子体损伤检测结构的尺寸，提高等离子体损伤检测结构的准确度。

为解决上述问题，本发明提供一种检测结构，包括：衬底，所述衬底内具有阱区，所述阱区与第一衬垫层电连接；位于衬底内的阱区表面的栅极结构阵列，所述栅极结构阵列包括若干平行排列的栅极结构，各栅极结构两侧的阱区内均具有源区和漏区，位于各栅极结构一侧的若干源区与第二衬垫层电连接，位于各栅极结构另一侧的若干漏区与第三衬垫层电连接；位于栅极结构阵列顶部的若干层重叠设置的第四导电层，每一层第四导电层与至少一个栅极结构电连接，每一栅极结构与至少一层第四导电层电连接，且每一栅极结构通过一层第四导电层与一个第四衬垫层电连接；若干层重叠设置的天线结构，每一层第四导电层与一层天线结构电连接；位于所述栅极结构阵列与第四导电层之间、第四导电层和衬底之间、相邻第四导电层之间以及相邻两层天线结构之间的绝缘层，用于进行电隔离。

可选的，每一层第四导电层包括至少一根第一电互连线，每一根第一电互连线的一端与一个栅极结构通过第四导电插塞电连接，每一根第一电互连线的另一端与处于同一层的第四衬垫层电连接；每一层第四导电层还包括第二电互连线，所述第二电互连线将同一层的至少一根第一电互连线与一层天线结构电连接。

可选的，所述阱区表面具有至少一根第一导电插塞，所述第一导电插塞表面具有第一导电层，所述第一导电层与第一衬垫层电连接。

可选的，所述第一导电层投影于衬底表面的图形包围部分所述栅极结构阵列的边界，且所述第一导电层与阱区之间的若干第一导电插塞均匀分布。

可选的，每一栅极结构一侧的源区表面具有若干第二导电插塞，所述若干第二导电插塞表面具有第二导电层；位于各栅极结构一侧的若干第二导电层与第二衬垫层电连接。

可选的，每一栅极结构一侧的漏区表面具有若干第三导电插塞，所述若干第三导电插塞表面具有第三导电层；位于各栅极结构一侧的若干第三导电层与第三衬垫层电连接。

可选的，所述栅极结构包括：栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧阱区表面的侧墙。