[发明专利]降低浮空埋层半导体器件漏电流的方法

说明书

技术领域

本发明属于半导体器件和集成电路技术领域，特别涉及一种降低浮空埋层半导体器件漏电流的方法。

背景技术

目前半导体器件，尤其是高压半导体硅器件，其击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻。业界针对传统的器件结构已经提出了一些在保持击穿电压不变来降低导通电阻的方法，最著名的是具有超结（Super Junction，简称SJ）结构的器件，但这种器件要求其互补的N型和P型耐压漂移区耗尽后空间电荷匹配非常严格，5%的失配就可以导致很大的耐压下降，其次是降低表面电场（RESURF）技术的在半导体器件体内巧妙应用，如双层和三层RESURF的LDMOS，槽栅肖特基，槽栅VDMOS和槽栅IGBT等，还有一类较少讨论的是利用分裂浮空埋层（split burried floating layer，简称SBFL）来实现的，如Saitoh W等人的“Ultra low on-resistance SBD with p-buried floating layer”,Power Semiconductor Devices and ICs,Proceedings of the14th International Symposium on4-7,pp.33–36,June2002；Johji Nishio等人的Ultralow-Loss SiC Floating Junction Schottky Barrier Diodes(Super-SBDs),IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.55(8),pp.1954-1960,AUGUST2008；南雅公等人的“4H-SiC双层浮结肖特基势垒二极管温度特性研究”,微电子学,Vol.41(1),pp.146-149,Feb2011.和“Study and optimal simulation of4H-SiC floating junction Schottky barrier diodes'structures and electric properties”,Chin.Phys.B,Vol.19(10),pp.107304-1,2010.。

从效果来看，槽栅结构和三层以下的RESURF理论上不如SJ结构，而多层的分裂浮空埋层SBFL结构与SJ结构在极限情况下理论上是基本上是等价的。现实情况下，SJ结构的研究热度和应用超过SBFL结构，SBFL结构目前主要还是在SiC材料中应用较多。

SBFL结构相对于SJ结构在浮空埋层的杂质浓度范围要求没SJ结构电荷平衡那么高，这是SBFL结构的最大优点，并且在外延层数较少时工艺实现难度相对较小。

而已有的SBFL结构浮空埋层与芯片的划片道是相连接的，这将导致SBFL结构器件在耐受反向高压时，浮空埋层空间耗尽层必然会与具有高缺陷密度的划片道交叠而导致SBFL结构器件反向漏电增加，本发明的目的就是提出了一种解决这种问题方法。

发明内容

本发明解决上述SBFL结构器件在反向高压时存在较大漏电问题的技术方案在于，一种降低浮空埋层半导体器件漏电流的方法，包括：

半导体材料1，第一外延层2，分裂浮空埋层3，第二外延层4，侧壁掺杂深槽5，被保护器件6，表面结终端7，划片道8。

半导体材料1、第一外延层2、第二外延层4都是相同导电杂质类型，分裂浮空埋层3、侧壁掺杂深槽5与半导体材料1是相反导电杂质类型。

被保护器件6和表面结终端7都处于第二外延层4中，分裂浮空埋层3位于第二外延层4和第一外延层2之间，侧壁掺杂深槽5穿透第二外延层4与分裂浮空埋层3相连接。

分裂浮空埋层3自身间距W1不大于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的8%，侧壁掺杂深槽5与表面结终端7间距W3不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的25%，分裂浮空埋层3到侧壁掺杂深槽5左侧距离W2不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的25%，分裂浮空埋层3到侧壁掺杂深槽5右侧距离W4不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的30%。

分裂浮空埋层3到划片道8距离不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的20%。

第一外延层2和第二外延层4杂质浓度相等，第一外延层2和第二外延层4杂质浓度为所设计电压在理想平行平面突变结低掺杂区杂质浓度的1.7倍到2.2倍之间。