[发明专利]浮栅器件结构及其形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种浮栅器件结构及其形成方法。

背景技术

浮栅器件中完全被绝缘层包围的栅极，无导线外引、呈悬浮状态，被称之为浮栅。常见的浮栅器件例如非易失性存储器，即使在供电中断后仍能够保持存储单元内的信息，被广泛应用于各个领域。

现有技术中浮栅器件结构的形成方法包括：

提供半导体衬底10，在所述半导体衬底10上依次形成第一介质层20、第一多晶硅层30以及第二介质层40，如图1所示；

依次刻蚀所述第二介质层40、第一多晶硅层30、第一介质层20以及半导体衬底10，形成源/漏极区域，并在所述源/漏极区域形成源/漏极50，如图2和图3所示；

在所述第二介质层40表面形成第二多晶硅层60，如图3所示。

其中，所述第一多晶硅层30被刻蚀之后便成为浮栅，第二多晶硅层60成为控制栅。所述浮栅与半导体衬底10之间形成有第一介质层20，因此所述浮栅与半导体衬底之间便构成第一电容C₁；所述浮栅与控制栅之间有第二介质层40，因此所述浮栅与控制栅之间便构成第二电容C₂。在浮栅器件工作时，第一电容C₁之间越快导通说明浮栅器件启动速度越快，第二电容C₂能够存储越大的电荷说明浮栅器件能够存储数据越多。衡量浮栅器件性能的比例系数K＝C₂/(C₁+C₂)，K值越大，说明浮栅器件的耦合度越高，也就意味着更低的启动电压和更少的电压消耗。

因此，如何提高浮栅器件的性能，增加浮栅器件的存储能力便成为本领域技术人员需要解决的技术问题。

发明内容

本发明的目的在于提供一种浮栅器件结构及其形成方法能够形成高耦合度的浮栅器件，增加浮栅器件的存储能力。

为了实现上述目的，本发明提出一种浮栅器件的形成方法，所述方法包括步骤：

提供半导体衬底，所述半导体衬底设有浅沟槽隔离结构，在所述浅沟槽隔离结构之间依次形成有第一介质层以及第一多晶硅层，所述浅沟槽隔离结构高于所述第一多晶硅层预定高度；

使用与水平线呈预定夹角的离子对所述第一多晶硅层进行离子注入处理，在所述第一多晶硅层两端的区域形成非晶区；

刻蚀去除所述非晶区，暴露出所述第一多晶硅层，所述第一多晶硅层中间凸起两端凹陷；

在所述第一多晶硅层表面依次形成第二介质层以及第二多晶硅层。

进一步的，在所述浮栅器件的形成方法中，所述浅沟槽隔离结构的形成步骤包括：

在所述半导体衬底上依次形成所述第一介质层、第一多晶硅层以及硬掩膜层；

依次刻蚀所述硬掩膜层、第一多晶硅层、第一介质层以及半导体衬底，形成浅沟槽隔离区域；

在所述浅沟槽隔离区域填充浅沟槽隔离结构；

化学机械平坦化所述浅沟槽隔离结构，暴露出所述硬掩膜层的表面；

去除所述硬掩膜层，暴露出所述第一多晶硅层。

进一步的，在所述浮栅器件的形成方法中，所述浅沟槽隔离结构的材质为二氧化硅。

进一步的，在所述浮栅器件的形成方法中，所述硬掩膜层为氮化硅。

进一步的，在所述浮栅器件的形成方法中，所述浅沟槽隔离结构高于所述第一多晶硅层预定高度的范围是10埃～3000埃。

进一步的，在所述浮栅器件的形成方法中，所述离子注入处理采用的离子是锗、氧或氮。

进一步的，在所述浮栅器件的形成方法中，所述预定夹角的范围是5°～50°。

进一步的，在所述浮栅器件的形成方法中，所述离子注入处理时间范围是30s～800s。

进一步的，在所述浮栅器件的形成方法中，所述离子注入剂量范围是1.0E12/cm²～1.5E17/cm²。

进一步的，在所述浮栅器件的形成方法中，所述非晶区的材质为锗硅、氧化硅或氮化硅。

进一步的，在所述浮栅器件的形成方法中，所述第一介质层、第二介质层的材质均为二氧化硅。

进一步的，本发明还提出一种浮栅器件结构，采用如上文中任一种方法形成，所述浮栅器件结构包括：