[发明专利]绝缘栅双极型晶体管及其制造方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及绝缘栅双极型晶体管及其制造方法。

背景技术

近年来，随着集成电路的发展，绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)器件因为其具有牵引力强，功耗低的特点在高速动车，大型机械设备等领域需求大增。IGBT是由一个平面结构的MOS管驱动一个垂直的双极晶体管工作。其中MOS器件的源端和垂直PNP晶体管的发射极端短路在一起。

图1和图2分别是传统NMOS+SPNP和PMOS+SNPN型IGBT的结构示意图。如图1所示，该NMOS+SPNP型IGBT包括位于N-外延层1中的P-阱2、发射极金属电极3、沟槽型栅极区4、N+型掺杂区5和P+型掺杂区6。

N+型掺杂区5和P+型掺杂区6位于P-阱2中，该N+型掺杂区5和该P+型掺杂区6连接形成PN结，且P+型掺杂区6的掺杂深度和该N+型掺杂区5的掺杂深度相同。发射极金属电极3的一端位于N+型掺杂区5和P+型掺杂区6中。N+型掺杂区5和P+型掺杂区6的掺杂浓度比P-阱2的掺杂浓度高。沟槽型栅区4环绕P-阱2。

该NMOS+SPNP型IGBT还包括集电极金属电极7、P+型衬底8、第一栅介质层9、第二栅介质层10和栅极金属电极11。

如图2所示，该PMOS+SNPN型IGBT则只要把上述的N区和P区互换即可。

传统NMOS+SPNP型IGBT制造工艺流程包括以下步骤：第一步，在P型硅片上生长N-外延；第二步，阱区光刻；第三步，阱注入及扩散；第四步，沟槽光刻；第五步，沟槽刻蚀及栅氧化；第六步，多晶硅淀积及光刻；第七步，多晶硅刻蚀；第八步，源区光刻；第九步，N+源区离子注入及扩散；第十步，发射极光刻；第十一步，P+发射区离子注入及扩散；第十二步，接触孔形成；第十三步，金属层淀积，光刻，刻蚀；第十四步，背面减薄，注入及金属化。而传统的PMOS+SNPN型IGBT的制造工艺流程，只要把上述的N区和P区互换即可。

现有的IGBT制造流程都是把双极晶体管的发射极作为一个光刻层来实现，不但延长了开发时间，而且增加了工艺成本。

如何能够减少工艺开发以及工艺流片的时间，尤其能够降低开发成本，是需要解决的问题。

发明内容

本发明的目的在于提供一种绝缘栅双极型晶体管及其制造方法，能够使IGBT的工艺开发周期缩短，工艺成本极大的降低。同时，有效的降低寄生晶体管的放大倍数，抑制闩锁现象，进而有效的提高IGBT的安全工作区。

为解决上述技术问题，本发明的实施方式公开了一种绝缘栅双极型晶体管的制造方法，包括以下步骤：

提供第二半导体类型衬底；

在该衬底上生成第一半导体类型外延层；

生成位于外延层中的第二半导体类型阱；

生成位于阱中的第一半导体类型掺杂区；

生成发射极通孔，并采用孔注入的方法通过发射极通孔生成第二半导体类型掺杂区和发射极金属电极，其中，

该第二半导体类型掺杂区位于上述阱中，该第二半导体类型掺杂区和第一半导体类型掺杂区连接形成PN结，该第二半导体类型掺杂区的掺杂深度比该第一半导体类型掺杂区的掺杂深度深，且

发射极金属电极的一端位于该第一半导体类型掺杂区中，该第二半导体类型掺杂区与该发射极金属电极连接，该第二半导体类型掺杂区位于该发射极金属电极的下方，且

上述第一半导体类型掺杂区和第二半导体类型掺杂区的掺杂浓度比上述阱的掺杂浓度高。

本发明的实施方式还公开了一种绝缘栅双极型晶体管，包括位于第一半导体类型外延层中的第二半导体类型阱、发射极金属电极、沟槽型栅极区、第一半导体类型掺杂区和第二半导体类型掺杂区；

该第一半导体类型掺杂区和第二半导体类型掺杂区位于上述阱中，该第一半导体类型掺杂区和第二半导体类型掺杂区连接形成PN结，且该第二半导体类型掺杂区的掺杂深度比该第一半导体类型掺杂区的掺杂深度深；

发射极金属电极的一端位于上述第一半导体类型掺杂区中，上述第二半导体类型掺杂区与该发射极金属电极连接，并且该第二半导体类型掺杂区位于该发射极金属电极的下方；

上述沟槽型栅区环绕上述阱；

上述第一半导体类型掺杂区和第二半导体类型掺杂区的掺杂浓度比上述阱的掺杂浓度高。

本发明实施方式与现有技术相比，主要区别及其效果在于：