[发明专利]半导体器件的制备方法

说明书

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体器件的制备方法。

背景技术

为了实现芯片的功能化，在半导体的制备工艺中，一片晶圆上往往具有多种器件，不同器件的制备工艺不同，所以需要将不同器件的制备工艺整合在同一制程(process)中，造成在同一制程中具有较多的工艺步骤，比如在所述制程中会进行多步沉积或刻蚀等工艺，从而对器件的功能造成影响。

例如，非易失性存储器(Non-Volatile Memory，简称NVM)的制程中，需要在同一片晶圆上制备NVM存储器件和逻辑器件，制备过程见图1a-图1d所示。

首先，提供基底100，所述基底100包含第一器件区110以及第二器件区120，其中，所述第一器件区110为非易失存储器件区，至少具有两个第一器件栅极130，所述第一器件栅极130包括浮栅131以及控制栅132，所述浮栅131与所述控制栅132之间通过一ONO(氧化物-氮化物-氧化物介质层)133相隔离，所述第二器件区120具有第二器件多晶硅层140，如图1a所示；

然后，在所述基底100上制备一掩膜层150，在现有技术中，掩膜层150采用化学气相沉积工艺制备的，由于化学气相沉积工艺的特性，由于两个第一器件栅极130之间的距离比较短，所以在两个第一器件栅极130之间的所述基底100上沉积的掩膜层150的厚度h1要薄于两个第一器件栅极130之外的所述基底100上沉积的掩膜层150的厚度h2，即h1＜h2，如图1b所示；

接着，选择性刻蚀所述掩膜层150和所述第二器件多晶硅层140。一般的，以黄光方式先在所述掩膜层150上形成掩膜图案，如图1c所示，然后去除光阻，再以所述掩膜层150为阻挡层刻蚀所述第二器件多晶硅层140，以形成第二器件栅极140a，如图1d所示。

由于在现有技术中，在两个第一器件栅极130之间的所述基底100上沉积的掩膜层150的厚度h1要薄于两个第一器件栅极130之外的所述基底100上沉积的掩膜层150的厚度h2，所以在选择性刻蚀所述掩膜层150和所述第二器件多晶硅层140的步骤中，两个第一器件栅极130之间的掩膜层150会被刻穿，从而损伤两个第一器件栅极130之间的所述基底100，如图1d圆形区域所示。图2为现有技术中半导体器件的剖面扫描电子图片，图2中可以明显看出，两个第一器件栅极130之间的所述基底100被损伤(如圆形区域所示)，从而影响非易失存储器件的电性能，影响良率。

因此，如何提供一种半导体器件的制备方法，能够减少或避免在制备过程中对器件的损伤，已成为本领域技术人员需要解决的问题。

发明内容

本发明的目的在于，提供一种半导体器件的制备方法，能够保证减少或避免在制备过程中对器件的损伤，从而提高良率。

为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：

提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有两个第一器件栅极，所述第二器件区具有第二器件多晶硅层；

采用炉管沉积工艺在所述基底上制备一阻挡层；

选择性刻蚀所述阻挡层和所述第二器件多晶硅层，以形成第二器件栅极。

进一步的，在所述采用炉管沉积工艺在所述基底上制备一阻挡层的步骤和所述选择性刻蚀所述阻挡层和所述第二器件多晶硅层的步骤之间，还包括：在所述阻挡层上沉积一掩膜层。

进一步的，采用化学气相沉积工艺在所述阻挡层上沉积所述掩膜层。

进一步的，所述掩膜层包括自下至上层叠的一抗反射层和一硬质掩膜层。

进一步的，所述抗反射层的材料为氮氧化硅，所述硬质掩膜层的材料为二氧化硅。

进一步的，所述阻挡层的材料为二氧化硅或氮氧化硅中的一种或组合。

进一步的，所述炉管沉积工艺的温度为600℃～1300℃。

进一步的，所述阻挡层的厚度为

进一步的，所述第一器件区为非易失存储器件区。

进一步的，所述第一器件栅极包括浮栅以及控制栅，所述浮栅与所述控制栅之间通过一ONO介质层相隔离。

与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：