[发明专利]逻辑兼容的RRAM结构和工艺

说明书

相关申请的交叉参考

本申请是于2012年11月12日提交的第13/674,193号美国专利申请的部分继续案，其全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。

背景技术

半导体集成电路工业在过去的几十年里经历了快速发展。半导体材料和设计的技术进步产生了日益更小和更复杂的电路。由于关于处理和制造的技术也经历了技术进步，使得这些材料和设计进步成为可能。在半导体演进的过程中，由于能够可靠地制造的最小部件的尺寸减小，所以每单位面积上的互连器件的数量增加。

半导体的很多技术进步出现在存储器件领域中。电阻式随机存取存储器（RRAM）是非易失性存储器类型，其是用于存储技术的更多进步的一种可能候选。一般地，RRAM单元通常使用介电材料，虽然其正常绝缘的，但是其通过在应用特定电压之后所形成的细丝或传导通路进行导电。一旦形成细丝，就可以通过适当地施加的电压对该细丝进行设置（即，再形成，导致跨过RRAM单元的较低电阻）或复位（即，断开，在整个RRAM单元上生成高电阻）。低和高电阻状态可以用于根据电阻状态表示数字信号“1”或“0”，并且由此提供可以存储比特位的非易失性存储单元。

如同很多其他半导体产品那样，嵌入式存储器产品面临制造时间和成本压力。非常期望使用更少和/或更简单的工艺步骤制造RRAM单元的能力。也非常期望可以至少部分地使用在器件的逻辑区域中同时形成期望结构的一些相同的工艺步骤形成的RRAM单元。因此，期望提供改进的RRAM单元结构和制造工艺。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成在半导体器件中的存储单元，所述存储单元包括：第一电极，穿过第一介电层中的第一开口共形地形成，所述第一介电层形成在包括第一金属层的衬底上，所述第一开口被配置成允许所述第一电极和所述第一金属层之间的物理接触；电阻层，共形地形成在所述第一电极上；间隔层，共形地形成在所述电阻层上；第二电极，共形地形成在所述电阻层上；以及第二介电层，共形地形成在所述第二电极上，所述第二介电层包括第二开口；其中：所述第一电极和所述电阻层共同包括超出由所述第一开口所限定的区域延伸第一距离的第一唇状区；所述第二电极和所述第二介电层共同包括超出由所述第一开口所限定的区域延伸第二距离的第二唇状区；所述间隔层在所述电阻层上方从所述第二距离延伸到所述第一距离；以及所述第二电极使用延伸穿过所述第二开口的通孔连接至第二金属层。

在该存储单元中，所述第一唇状区处于第一高度，所述第一高度不同于位于由所述第一开口所限定的区域中相应的所述第一电极和所述电阻层的第二高度；以及其中，所述第二唇状区处于第三高度，所述第三高度不同于所述第一高度、所述第二高度以及位于由所述第一开口限定的区域中相应的所述第二电极和所述第二介电层的第四高度。

在该存储单元中，所述第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组中的至少一种材料；所述第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu所组成的组中的至少一种材料；所述第一介电层包括选自由SiC、SiON以及Si₃N₄所组成的组中的至少一种材料；以及所述第二介电层包括选自由SiC、SiON以及Si₃N₄所组成的组中的至少一种材料。

在该存储单元中，所述电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO₃、Al₂O₃、TaO、MoO以及CuO所组成的组中的至少一种材料。

在该存储单元中，所述第一介电层和所述第二介电层是停止层。

在该存储单元中，所述第一电极的厚度在3nm和50nm之间改变；以及所述第二电极的厚度在3nm和50nm之间改变。

在该存储单元中，所述电阻层的厚度在1nm和30nm之间改变。

在该存储单元中，所述第一介电层的厚度在10nm和50nm之间改变；以及所述第二介电层的厚度在10nm和50nm之间改变。

在该存储单元中，所述第二距离在10nm和30nm之间改变；以及所述第一距离比所述第二距离长10nm和30nm之间。

在该存储单元中，所述间隔层包括选自由氧化物和氮化物所组成的组中的至少一种。