[发明专利]闪存存储单元的形成方法

说明书

技术领域

本发明涉及半导体存储器件领域，尤其涉及一种闪存存储单元的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一种重要器件类型。近年来，存储器件中的闪存（flash memory）发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

图1是现有技术的一种闪存存储单元的剖面结构示意图，包括：衬底10；位于所述衬底10表面的隧穿氧化层11；位于隧穿氧化层11表面的浮栅12，所述隧穿氧化层11和浮栅12内具有暴露出衬底10的开口（未标识）；位于所述浮栅12顶部表面、且覆盖所述开口侧壁的侧墙13；位于所述开口底部衬底10表面的源线层14，所述源线层14覆盖侧墙13的部分表面，且所述源线层14的表面不高于所述侧墙13的顶部；位于侧墙13、源线层14和浮栅12外侧的字线层15，所述字线层15与浮栅12之间通过绝缘层16电隔离。

形成于同一衬底上的若干闪存存储单元的浮栅需要由隔离结构进行电隔离，图2是隔离闪存存储单元浮栅的隔离结构的示意图，包括：衬底20，所述衬底20具有浮栅区21和隔离区22；位于浮栅区21的衬底20表面的隧穿氧化层25、以及位于隧穿氧化层25表面的浮栅层23；位于隔离区22的衬底20内的隔离结构24，所述隔离结构24具有相邻的第一区域A和第二区域B，隔离结构24的第一区域A表面等于或高于浮栅层23表面，隔离结构24的第二区域B表面低于浮栅层23表面，如图1所示的源线层14横跨隔离结构24的第一区域A，而与隔离结构24的第二区域B相对应的部分浮栅层23在后续工艺中被刻蚀去除。

在刻蚀去除与第二区域B相对应的部分浮栅层23时，由于所述隔离结构24的第二区域B的表面低于浮栅层23表面，能够防止隔离结构24的投影效应（STI Shadowing Effect），避免在隔离结构24第二区域B的侧壁表面残余浮栅层23的材料，从而保证了所形成的浮栅12（如图1所示）的数据保持能力。

然而，现有技术形成隔离结构24的第二区域B时，第二区域B的厚度难以精确控制，当隔离结构24的第二区域B的厚度过薄时，第二区域B的隔离结构24更容易被击穿，隔离结构24的第二区域B的阈值电压下降，会造成编程干扰，或造成字线层15（如图1所示）的关断能力变差；当隔离结构24的第二区域B的厚度过厚时，会导致所形成的浮栅12（如图1所示）的数据保持能力下降，闪存存储单元的性能不稳定。

发明内容

本发明解决的问题是提供一种闪存存储单元的形成方法，使隔离闪存存储单元的隔离结构厚度能够精确控制，使所形成的闪存存储单元性能稳定。

为解决上述问题，本发明提供一种闪存存储单元的形成方法，包括：

提供若干批次半导体结构，所述半导体结构包括：衬底，所述衬底具有若干平行排列的浮栅区，相邻浮栅区之间具有隔离区，所述衬底的浮栅区表面具有隧穿氧化层、以及位于隧穿氧化层表面的浮栅层，所述衬底的隔离区内具有隔离结构，所述隔离结构的表面等于或高于浮栅层表面，所述隔离结构具有相邻的第一区域和第二区域；

依次刻蚀若干批次半导体结构的隔离结构的第二区域，使隔离结构的第二区域表面低于第一区域表面，其中，每一待刻蚀批次的刻蚀时间的确定方法包括：测试待刻蚀批次前一批次的隔离结构刻蚀速率，测试待刻蚀批次在刻蚀之前的隔离结构的厚度，通过待刻蚀批次前一批次的隔离结构刻蚀速率、以及待刻蚀批次在刻蚀之前的隔离结构的厚度获得待刻蚀批次的刻蚀时间；

在刻蚀若干批次半导体结构的隔离结构的第二区域之后，在浮栅层和隔离结构表面形成牺牲层，所述牺牲层具有第一开口，所述第一开口暴露出部分浮栅层以及第一区域的隔离结构表面。

可选的，所述每一待刻蚀批次的刻蚀时间的确定方法为：测试待刻蚀批次在刻蚀之前的隔离结构第二区域的厚度，获取隔离结构第一厚度T_n；测试待刻蚀批次前一批次的隔离结构刻蚀速率，获取隔离结构第一刻蚀速率γ_n-1；采用隔离结构第一厚度T_n和隔离结构第一刻蚀速率γ_n-1获取待刻蚀批次的刻蚀时间tn=(T_n-T_target)/γ_n-1，其中，T_target为待刻蚀批次的隔离结构第二区域刻蚀后的预设厚度。