[发明专利]闪存存储单元的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种闪存存储单元的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一种重要器件类型。近年来，存储器件中的闪存（flash memory）发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

图1是现有技术的一种闪存存储单元的剖面结构示意图，包括：半导体衬底10；位于所述半导体衬底10表面的第一绝缘层11；位于部分第一绝缘层11表面的浮栅层12，所述第一绝缘层11和浮栅层12具有暴露出半导体衬底10的开口（未标识）；位于所述浮栅层12顶部表面、且覆盖所述开口侧壁的侧墙13；位于所述开口底部的半导体衬底10表面的源线层14，所述源线层14覆盖所述侧墙13部分表面，所述源线层14的表面不高于所述侧墙13的顶部；位于浮栅层12、侧墙13和源线层14两侧的字线层15，所述字线层15位于第一绝缘层11表面，所述字线层15和源线层14之间由侧墙13隔离，所述字线层15的顶部不高于所述侧墙13的顶部，且所述字线层15与浮栅层12之间通过第二绝缘层16相互隔离；位于所述源线层14下方的半导体衬底10内的源区（未标识）。其中，所述浮栅层12与字线层15相邻一侧的侧壁与所述浮栅层12的顶部表面构成顶端19，所述顶端19能够用于控制擦除（Erase）。

然而，现有技术形成的顶端19的角度尺寸不精确，所述顶端19的形貌难以控制，导致所形成的闪存存储单元的擦除性能不良，芯片或集成电路的稳定性不佳。

发明内容

本发明解决的问题是提供一种闪存存储单元的形成方法，使浮栅层与字线层相邻一侧的侧壁与浮栅层的顶部表面构成顶端尺寸精确均一，提高闪存存储单元的擦除性能。

为解决上述问题，本发明提供一种闪存存储单元的形成方法，包括：

提供若干批次的半导体结构，所述半导体结构包括：衬底、位于所述衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅层、位于浮栅层表面的牺牲层、以及位于所述牺牲层表面的掩膜层，所述掩膜层暴露出部分牺牲层表面；

以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层和部分浮栅层，在各批次的牺牲层和浮栅层内形成第一开口，其中，每一待刻蚀批次的刻蚀时间的确定方法包括：测试待刻蚀批次前一批次的牺牲层厚度，测试待刻蚀批次前一批次的浮栅层刻蚀厚度，测试待刻蚀批次的牺牲层厚度，通过待刻蚀批次前一批次的牺牲层厚度、待刻蚀批次前一批次的浮栅层刻蚀厚度、以及待刻蚀批次的牺牲层厚度获得待刻蚀批次的刻蚀时间；

在所述各向异性的干法刻蚀工艺之后，采用各向同性的刻蚀工艺刻蚀第一开口的侧壁和底部表面，使第一开口侧壁的牺牲层和浮栅层表面相对于第一开口底部的浮栅层表面倾斜，且第一开口顶部的尺寸大于第一开口底部的尺寸。

可选的，所述每一待刻蚀批次的刻蚀时间的确定方法包括：测试待刻蚀批次的前一批次的牺牲层厚度，获得牺牲层第一厚度T_Sn；测试待刻蚀批次的前一批次的浮栅层刻蚀厚度，获得浮栅层第一刻蚀厚度T_Pn；测试待刻蚀批次的牺牲层厚度，获得牺牲层第二厚度T_Sn+1；采用牺牲层第一厚度T_Sn、浮栅层第一厚度T_Pn和牺牲层第二厚度T_Sn+1，获取待刻蚀批次的刻蚀时间t_n+1=t_n*[1+(T_Sn+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)]，其中，t_n为待刻蚀批次的前一批次的牺牲层和浮栅层的实际刻蚀时间，γ为牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比，△T_P为待刻蚀批次的浮栅层预设刻蚀厚度T_P与浮栅层第一厚度T_Pn的差，即△T_P=T_P-T_Pn。