[发明专利]半导体器件

说明书

技术领域

本发明属于半导体设计和制造领域，涉及一种半导体器件。

背景技术

随着半导体工艺技术的发展，横向扩散金属氧化物半导体（LDMOS）和结型场效应晶体管（JFET）生产工艺日趋成熟，且耐压能力逐步提高。由于开关电源系统对于该类半导体器件的需求，以及与CMOS工艺的兼容，该类半导体器件正开始广泛应用于开关电源系统，尤其是能够满足严格能效标准的绿色开关电源。

目前，某些应用中，为了限制电流，用半导体器件与较大阻值的耐压电阻连接，由于耐压电阻的限流能力有限，造成系统的功率损耗较大；并且半导体器件与耐压电阻均会占据较大的版图面积，造成该类产品的成本较高。

在高压应用环境下，由于耐压要求提高和高压半导体制造工艺普遍尺寸及设计规则大于一般低压工艺，并且高压应用环境下电流较大，对上述功耗损失和面积扩大造成的负面影响更为显著。

发明内容

为克服现有工艺在高压应用环境下高压器件及高压器件间隔的设计规则造成面积较大的技术缺陷，本发明公开了一种半导体器件。

半导体器件，包括栅极、源极、漏极（11）和沟道区，所述漏极和沟道区还分别包括漏极阱和沟道区阱，其特征在于，还包括包围漏极的漂移区（12），所述沟道区包围漂移区，所述沟道区外侧为源极，所述栅极和源极分别分为至少两个。

优选的，所述栅极和源极的数量相同。

优选的，所述栅极和源极分为形状相同的至少两个。

优选的，所述漂移区、沟道区、源极为依次从内向外的同心圆环形状，所述栅极形状与沟道区形状对应。

进一步的，所述栅极分为第一栅极（13）和第二栅极（23），所述第一栅极（13）和第二栅极（23）的圆心角比例为7:1。

优选的，所述源极还包括源极阱。

进一步的，所述源极阱深、漏极阱深、沟道区阱深均相同。

优选的，还包括衬底，所述源极之间采用隔离阱实现电隔离，所述隔离阱与衬底电位相同。

进一步的，所述隔离阱深度、漏极阱深、沟道区阱深均相同。

优选的，所述栅极之间的间距是最小设计规则的2倍以上。

采用本发明所述的半导体器件，将两个或多个半导体器件的漏端和漂移区共用，使版图布局和芯片的连线得到优化，并且减少了器件面积，降低生产成本；满足开关电源系统对低待机功耗控制电路的需求，使芯片的功率损耗降低；在兼容CMOS工艺基础上开发了该器件，使该器件更具实用性。

附图说明

图1示出本发明所述半导体器件一种具体实施方式的平面布局示意图；

图2示出本发明所述半导体器件一种具体实施方式的剖视图；

图3示出本发明所述半导体器件一种具体实施方式的电路示意图；

各图中附图标记名称为：10-第一器件11-漏极 12-漂移区 13-第一栅极 14-第一源极 20-第二器件23-第二栅极 24-第二源极。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

半导体器件，包括栅极、源极、漏极和沟道区，还包括包围漏极的漂移区，所述沟道区包围漂移区，所述沟道区外侧为源极，所述栅极和源极分为数量相同的至少两个。

本发明所述半导体器件实际包括多个器件，以两个器件为例，这两个器件的连接方式应该是如图3所示的电路结构，图3中以两个MOS管为例，这两个MOS的漏极连接在一起，而源极和栅极分别独立。本发明中，漏极周围是漂移区，漂移区是在高压半导体制造工艺中一种常见的结构，漂移区通常掺杂浓度低于源区或沟道，同时漂移区上方没有多晶硅栅极，不能反型，电阻较大，在高压器件中承受较高电压。漂移区位于漏极外侧且包围整个漏极，漂移区外侧为沟道区和源极，由于栅极和源极的分离，实现了两个以上漏极共用的器件。沟道区包围漂移区，漂移区包围漏极的结构，客观上分散了以漏极为端点的电力线在漂移区、沟道区和源极的分布。提高了器件的耐压能力，同时由于漏极与漂移区的共用，也缩小了器件面积。

    优选的，所述漂移区、沟道区、源极为依次从内向外的同心圆环形状，所述栅极形状与沟道区形状对应。采用圆环形状，有利于电场线的均匀分布，提高器件的耐压性能。

本领域人员公知，栅极下方的有源区即为沟道区，在栅极电压改变时使有源区反型

形成沟道，如果是某些特殊器件，栅极也可以从有源区下方经过，在栅极电荷能造成反型的区域，对应形成沟道区。