[发明专利]四加数二进制并行同步加法器

说明书

技术领域

本发明属于电子技术领域和计算机体系结构领域，是实现四个二进制加数所有位并行相加、同步产生各权值位进位和最终本位和的加法电路，可被广泛应用于各类微处理器、数字信号处理器和一些特定用途的算术逻辑运算器中。

背景技术

在加法器电路家族中，两加数加法器因运算量小、电路简单，更易于实现等原因而被重点关注、深入研究和广泛应用。在公开的学术论文和专利方面，两加数加法器主要由晶体管逻辑门实现。由于这种门电路采用晶体管串联结构，从而造成加法电路并行运算效果差，同步性不强，且随着加数位数增加，其硬件开销和运算时间都可能按照非线性关系上升，因而当前普遍使用的两加数二进制加法器最多做到64位，更高位数的加法器，如128位加法器，在性价比上已经失去实用性。

本发明申请人在中国专利201210373908.8中披露了一种“通用多操作数加法器”，所给出的2加数加法器能够解决上述问题。它通过开关电路能够完成超过128位数的运算，并且其硬件开销与加数位数成线性关系，其运算用时仅需要固定的3个基本门电路时间，与加数位数无关。该电路真正做到了并行相加每一位，同步产生每一位的进位和最终本位和。

尽管2加数加法器具有很多优点，包括专利201210373908.8提出的2加数加法器，可是要用它计算4个加数累加，那就需要重复运算3次，共需要超过9个基本门电路的时间。这是与当前研究高速计算机趋势相悖的。考虑到如果有一种4加数加法器，它能够并行相加四个二进制加数所有位、同步产生各权值位进位和最终本位和，在不超过3个基本门电路的时间内完成超过128位数的运算，且该加法器的硬件开销与加数位数成线性关系，那么该加法器要比当前2加数加法器具有更多的优势，这样的加法器自然也就有了研究价值和应用价值。

当前国内外少见4加数加法器的研究成果，更没有满足这种要求的加法器。尽管通过本发明申请人在中国专利201210373908.8中披露的“通用多操作数加法器”可以提炼出4加数加法器，能够满足并行相加四个二进制加数所有位、同步产生各权值位进位和最终本位和，以及硬件开销与加数位数成线性关系，但是该加法器计算用时需要6个以上基本门电路的时间。很显然，这种4加数加法器设计方案并不理想。

发明内容

为了克服上述缺陷，本发明公开了一种四加数二进制并行同步加法器，是解决四个多位二进制数并行同步累加的方案。该加法器主要由相同权值位数相加电路、进位综合电路和最终本位和产生电路组成。其中，相同权值位数相加电路是实现4个一位数相加的电路。它由两部分电路组成，一部份是统计电路，另一部份是电源互补初始加和电路。统计电路主要是统计每个权值位原始加数中高电平（如“1”）或者低电平（如“0”）的个数，采用了选择开关阵列，并在输出端以连续高电平（如“1”）和连续低电平（如“0”）组合形式显示。这个工作过程需要1个基本门电路的时间。电源互补初始加和电路通过统计电路的输出电平控制2组开关，根据该权值位4个原始加数的本位和奇偶性选择其中一组开关导通，以便为最终本位和产生电路提供两路电源（或称作高电平）。这两路电源的输出端口分别被命名为奇电源端和偶电源端。当本位和为奇数时，一组开关导通，奇电源端对外提供电源，另一组开关断开，偶电源端对外呈高阻状态；反之，当本位和为偶数时，偶电源端对外提供电源，奇电源端对外呈高阻状态。该电路工作过程也仅需要1个基本门电路的时间。

进位综合电路根据统计电路的结果和来自低位的信息产生一阶进位和二阶进位，其进位产生约束条件如下：

假设4个n位二进制数都是n位（n为大于1的自然数）的“1”，即最大数，可写成2n-1,则这4个n位数的和是4*(2ⁿ-1)=(2ⁿ⁺²-1)-2-1=                                               B（1）。

公式（1）说明：4个多位二进制数相加最多只能向高位进“11B”，即产生2阶进位，换句话说，某位的4数之和加上低位进位，其和不超过7。