[发明专利]基于TSV的三维封装方法和封装结构

说明书

技术领域

本发明涉及微电子封装领域一种TSV晶圆背面减薄技术工艺，尤其涉及一种利用多层塑封工艺降低晶圆减薄后的翘曲问题。

背景技术

随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高。同时用户对高性能低耗电的要求不断提高。在这种情况下，靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，二维互连线的电阻电容（RC）延迟逐渐成为限制半导体芯片性能提高的瓶颈。硅穿孔（Through Silicon Via，简称TSV）工艺通过在晶圆中形成金属立柱，并配以金属凸点，可以实现晶圆(芯片)之间或芯片与基板间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。这种互连方式与传统的堆叠技术如键合技术相比具有三维方向堆叠密度大、封装后外形尺寸小等优点，从而大大提高芯片的速度并降低功耗。因此，TSV技术已经被广泛认为是继键合、载带焊和倒装芯片之后的第四代封装技术，将逐渐成为高密度封装领域的主流技术。

含TSV的晶圆在封装制造过程中，当晶圆的正面工艺完成后，需要进行背面露铜工艺。随着三维堆叠技术的发展，客观要求晶圆的厚度越来越薄，目前晶圆的平均厚度已经达到接近20μm水平，但随着晶圆厚度的不断降低，对晶圆背部的减薄工艺的要求却越来越高，因为机械方式的减薄会导致晶圆的破裂和损伤(breakage and slippage)。因此，在晶圆的正面工艺结束后，通常需要在晶圆的正面临时键合一个载体晶圆做支撑，然后进行背面减薄工艺，减薄后再进行拆键合工艺将载体晶圆去除并清洗。由于键合和拆键合的设备非常昂贵，而且工艺较复杂，成品率低，极大的增加了制造成本。而且，由于所使用的键合材料在属性方面的限制，这种临时键合工艺的温度通常不能高于200℃。为了解决这一难题，现有技术中公开了一种利用塑封料或粘合剂塑封TSV晶圆正面，给晶圆提供足够的机械支撑强度，然后进行背面减薄的技术。如公开号为20120013004A1的美国专利文件就提出利用塑封料塑封，然后进行背面减薄工艺的方法。然而，此方法最大的挑战是在塑封工艺后，由于塑封料和晶圆及芯片的热膨胀系数(CTE)不匹配，容易产生很大的翘曲。针对晶圆封装过程中易出现的翘曲现象，专利号为CN102194652A的文献公开了引入特定离子来防止晶圆翘曲的方法，但是需要专门方法计算引入离子的量，而且还须对晶圆进行高温退火过程，工艺较为复杂。公开号为“特开2003-160395”的日本专利也公开了引入高浓度的杂质如锗和氧到晶圆，以增强其抗翘曲的特性，同样具有工艺复杂、成本高的缺点。

现有专利文献以及其他技术文献中尚没有发现针对上述问题提出过改进技术方案的先例。

发明内容

有鉴于此，本发明的目的在于提出一种基于TSV的低应力三维封装方法和封装结构，该封装方法能够在不对晶圆做改性的情况下，降低由封装材料带来的应力变化所引起的晶圆翘曲问题。

根据本发明的目的提出的一种基于TSV的三维封装方法，包括步骤：

S1：  在晶圆正面制作TSV；

S2：  将多块芯片与晶圆正面互连；

S3：  在晶圆背面粘结上一层载体物；

S4：  在晶圆正面实施塑封工艺，在晶圆表面和芯片上覆盖塑封层；

S5：  对塑封层进行化学机械抛光工艺；

S6：  去除晶圆背面粘结的载体物；

S7：  晶圆背面的减薄工艺，及TSV露头工艺，

其中所述塑封工艺分为二次塑封工艺，该二次塑封工艺依次在晶圆的正面覆盖第一塑封层和后续塑封层，所述后续塑封层具有与所述第一塑封层中的材料不同的热膨胀系数，且该第一塑封层和后续塑封层在塑封时产生的应力方向不同，两者之间形成应力的抵消。

优选的，所述塑封工艺采用转移方式或压合方式进行，该塑封工艺将塑封料盖住芯片顶部。

优选的，所述塑封工艺中使用的塑封料的弹性模量为15-25GPa，第一塑封层的热膨胀系数在3-4ppm/k之间，后续塑封层的热膨胀系数在15-20ppm/k之间。

优选的，所述后续塑封层包括多层塑封料，该多层塑封料之间至少一层的热膨胀系数与第一塑封层不同，使得该第一塑封层和后续塑封层在加热时产生的应力方向不同，两者之间形成应力的抵消。

优选的，所述步骤S5中抛光时将后续塑封层研磨至距芯片上表面40-50μm处。

优选的，所述步骤S6之前，还包括在所述第一塑封层和后续塑封层上刻蚀多个切割槽，上述切割槽避开所述芯片，其刻蚀深度达到晶圆的顶部。