[发明专利]一种芯片物理完整性检测装置与系统

说明书

技术领域

本发明涉及芯片物理完整性检测领域。

背景技术

芯片的侵入式攻击，也称为物理攻击，是指攻击者通过物理手段(如借助特殊的仪器设备)，对芯片内部所展开的信息窥探和恶意破坏行为。包括剥离、探针、聚焦离子束FIB等。现阶段针对物理攻击的解决办法之一是顶层金属检测。当芯片遭受物理攻击时，顶层金属会遭到破坏，检测装置会检测到顶层金属受到破坏而发出报警信号。

现有的顶层金属检测一般采用上拉电阻式检测方式或下拉电阻式检测方式。上拉电阻检测方式指金属检测线网一端接地，另一端通过一个大阻值的上拉电阻接到电源。控制器对金属检测线网连接上拉电阻的端点的电位进行检测。下拉电阻检测方式的电路结构类似。

通过检测点的电位变化可知金属检测线网的完整性。当金属检测线网是完整的，金属线网的阻值与上拉电阻的阻值相比很小，所以检测点电位为0。当金属检测线网受到破坏而断路时，检测点电位为1。

上拉(或下拉)电阻电平检测方式存在一些缺点：

1)上拉(或下拉)电阻阻值大，占用面积大。

2)上拉(或下拉)电阻不能直接放在标准单元区域，版图物理实现困难。

3)漏电大，正常时从电源到地一直有电流。

为解决上述的检测方式存在的缺点，本发明提供了一种采用链式结构的芯片物理完整性检测装置和系统。

发明内容

本发明所要解决的技术问题是为了减小完整性检测装置的面积，准确检测芯片物理完整性是否遭到破坏，提出一种芯片物理完整性检测装置与系统。

为了解决上述技术问题，本发明提供的技术方案如下：

一种芯片物理完整性检测装置，包括金属检测线网和多个电平检测模块，所述金属检测线网一端接地，在所述金属检测线网上设置多个检测点，每个检测点连接一个电平检测模块，

所述电平检测模块，用于检测与其连接的检测点的电位，当所述检测点的电位异常时，输出异常信号。

进一步地，所述多个电平检测模块分为一个或者多个组；每组电平检测模块依次相连组成一条链式检测电路。

进一步地，所述链式检测电路中有一个或者多个电平检测模块检测到电位异常，则所述链式检测电路输出异常信号。

进一步地，所述检测点设置在金属检测线网覆盖的关键区域。

进一步地，关键区域包括存储器区域、加解密算法区域、密钥区域，安全地址区域。

进一步地，所述电平检测模块还用于当接收到前级的电平检测模块输出的异常信号时，输出异常信号。

进一步地，所述电平检测模块包括：第一上拉器件TIEH、数据选择器MUX、保持电路HOLD、异或门XOR、第二上拉器件TIEH、第一寄存器FF、或门OR和第二寄存器FF，所述数据选择器MUX的高选通输入端与所述第一上拉器件TIEH的输出端相连，所述数据选择器MUX的低选通输入端与所述检测点相连，所述数据选择器MUX的选择控制端口SEL接入检测频率控制信号，所述数据选择器MUX的输出端通过保持电路HOLD与所述异或门XOR的第一输入端相连，所述异或门XOR的第二输入端接入所述检测频率控制信号，所述第一寄存器FF的数据输入端D与所述第二上拉器件TIEH的输出端相连，所述第一寄存器FF的触发信号输入端与所述异或门XOR的输出端相连，所述第一寄存器FF的数据输出端Q与所述或门OR的第一输入端相连，所述或门OR的第二输入端与前级电平检测模块第二寄存器FF的数据输出端相连，所述或门OR的输出端与所述第二寄存器FF的数据输入端D相连，所述第二寄存器FF的触发信号输入端接入时钟信号，所述第二寄存器FF的数据输出端Q与后级电平检测模块中或门OR的第二输入端相连；所述第一寄存器FF和第二寄存器FF的使能信号端EN分别接入系统控制信号，控制所述第一寄存器FF和/或第二寄存器FF的复位和/或正常工作，当检测点的电位异常或者前级电平检测模块中的第二寄存器FF输出异常信号，则所述第二寄存器FF的数据输出端Q输出异常信号。

进一步地，所述检测点电位异常为电位悬空，所述前级电平检测模块中的第二寄存器FF输出异常信号为输出“1”，所述第一寄存器FF和第二寄存器FF为上升沿触发，所述第二寄存器FF的数据输出端Q输出异常信号为输出“1”。

芯片物理完整性检测系统包括控制器和所述的检测装置，所述电平检测模块输出的异常信号传递至控制器。

进一步地，所述控制器根据异常信号将所述芯片的存储器清零和/或停止芯片当前工作和/或复位系统。