[发明专利]一种芯片物理完整性检测装置与系统

权利要求书

1.一种芯片物理完整性检测装置，其特征在于，所述检测装置包括金属检测线网和多个电平检测模块，所述金属检测线网一端接地，在所述金属检测线网上设置多个检测点，每个检测点连接一个电平检测模块，

所述电平检测模块，用于检测与其连接的检测点的电位，当所述检测点的电位异常时，输出异常信号。

2.根据权利要求1所述的检测装置，其特征在于，所述多个电平检测模块分为一个或者多个组；每组电平检测模块依次相连组成一条链式检测电路。

3.根据权利要求2所述的检测装置，其特征在于，所述链式检测电路中有一个或者多个电平检测模块检测到电位异常，则所述链式检测电路输出异常信号。

4.根据权利要求1所述的检测装置，其特征在于，所述检测点设置在金属检测线网覆盖的关键区域。

5.根据权利要求4所述的检测装置，其特征在于，关键区域包括存储器区域、加解密算法区域、密钥区域，安全地址区域。

6.根据权利要求2所述的检测装置，其特征在于，所述电平检测模块还用于当接收到前级的电平检测模块输出的异常信号时，输出异常信号。

7.根据权利要求2所述的检测装置，其特征在于，所述电平检测模块包括：第一上拉器件TIEH、数据选择器MUX、保持电路HOLD、异或门XOR、第二上拉器件TIEH、第一寄存器FF、或门OR和第二寄存器FF，所述数据选择器MUX的高选通输入端与所述第一上拉器件TIEH的输出端相连，所述数据选择器MUX的低选通输入端与所述检测点相连，所述数据选择器MUX的选择控制端口SEL接入检测频率控制信号，所述数据选择器MUX的输出端通过保持电路HOLD与所述异或门XOR的第一输入端相连，所述异或门XOR的第二输入端接入所述检测频率控制信号，所述第一寄存器FF的数据输入端D与所述第二上拉器件TIEH的输出端相连，所述第一寄存器FF的触发信号输入端与所述异或门XOR的输出端相连，所述第一寄存器FF的数据输出端Q与所述或门OR的第一输入端相连，所述或门OR的第二输入端与前级电平检测模块第二寄存器FF的数据输出端相连，所述或门OR的输出端与所述第二寄存器FF的数据输入端D相连，所述第二寄存器FF的触发信号输入端接入时钟信号，所述第二寄存器FF的数据输出端Q与后级电平检测模块中或门OR的第二输入端相连；所述第一寄存器FF和第二寄存器FF的使能信号端EN分别接入系统控制信号，控制所述第一寄存器FF和/或第二寄存器FF的复位和/或正常工作，当检测点的电位异常或者前级电平检测模块中的第二寄存器FF输出异常信号，则所述第二寄存器FF的数据输出端Q输出异常信号。

8.根据权利要求7所述的检测装置，其特征在于，所述检测点电位异常为电位悬空，所述前级电平检测模块中的第二寄存器FF输出异常信号为输出“1”，所述第一寄存器FF和第二寄存器FF为上升沿触发，所述第二寄存器FF的数据输出端Q输出异常信号为输出“1”。

9.一种芯片物理完整性检测系统，其特征在于，所述检测系统包括控制器和权利要求1-8任一所述的检测装置，所述电平检测模块输出的异常信号传递至控制器。

10.根据权利要求9所述的检测系统，其特征在于，所述控制器根据异常信号将所述芯片的存储器清零和/或停止芯片当前工作和/或复位系统。