[发明专利]通过厚底部绝缘物中的感应净电荷区的性能优良的MOSFET

说明书

技术领域

本发明主要涉及半导体功率场效应晶体管器件，尤其是具有优良的漏源导通电阻的厚底部氧化物（TBO）MOSFET器件。

背景技术

基于各种原因，配置和制备高压半导体功率器件的传统技术在进一步提高器件性能方面，仍然遇到许多困难和局限。在垂直半导体功率器件中，在漏源电阻（即导通电阻，通常用RdsA（即Rds×单位面积）作为性能属性）和功率器件可承受的击穿电压之间存在一个取舍。为了降低RdsA，外延层要具有较高的掺杂浓度。然而重掺杂的外延层也会降低半导体功率器件可以承受的击穿电压。

为了解决上述性能取舍所带来的困难与局限，已经研发了多种器件结构。图1A表示P-通道沟槽金属-氧化物-半导体场效应晶体管（MOSFET）100类型的传统的功率晶体管。MOSFET 100形成在P-型半导体衬底101中，作为MOSFET 100的漏极。P-型外延区102（也称为漂流区）形成在衬底101的上部。N-型本体区106形成在漂流区102上面或之内，构成MOSFET 100的本体。沟槽107形成在本体区106中和漂流/外延区102中。绝缘栅结构形成在沟槽107中，底部在漂流区中，相对的侧壁在漂流区附近延伸，用于调制通道和漂流区的导电性，响应开启栅极偏压的应用。绝缘栅结构含有一个导电栅极电极104，在沟槽107和电介质材料109中，也称为栅极氧化物（Gox），内衬通道和漂流区附近的沟槽侧壁。栅极电极104与周围区域绝缘，P+源极区108形成在本体区106的顶层中。然而，为了获得高击穿电压，漂流区掺杂浓度必须足够低，这会使得n-型本体层106和p-型衬底102之间的p-n结处的电阻很高，从而使形成的器件RdsA很高。

为了降低RdsA，并且提高击穿电压VBD，屏蔽栅沟槽（SGT）MOSFET因其具有许多优良的性能，所以在一些应用中，比传统的沟槽MOSFET更加受欢迎。图1B表示p-通道SGT MOSFET 150的剖面，该MOSFET 150含有p-型衬底101（例如硅），作为漏极，p-型外延或漂流区102以及n-型本体区106，它们与图1A中相应的特征具有类似的结构。沟槽157形成在本体区106和漂流/外延区102中，并且延伸到外延区102底部。屏蔽电极152通常由多晶硅（也称为多晶硅1）构成，屏蔽电极152沉积在沟槽157中，通过电介质材料160（也称为衬里氧化物（衬里OX））与周围区域绝缘。栅极电极154（由多晶硅制成时，通常称为多晶硅2）沉积在沟槽157中，屏蔽电极152的上方。通过薄电介质材料159（也称为栅极氧化物（Gox）），栅极电极154与周围区域绝缘。P+源极区108形成在本体区106顶部。当栅极电极154上加载正向电压时，MOSFET器件150导通，导电通道沿沟槽157的侧壁，垂直形成在源极108和漂流/外延区102之间的本体区106中。

屏蔽栅极沟槽MOSFET具有低导通电阻RdsA，高晶体管击穿电压。对于传统的沟槽MOSFET，在一个通道中放置多个沟槽，不仅降低了导通电阻，也提高了整体的栅漏电容。引入屏蔽栅沟槽MOSFET结构，使栅极和漂流区（漏极）中的导电区绝缘，修正了该问题。屏蔽栅沟槽MOSFET结构还使得漂流区中的掺杂浓度较高，有利于器件的击穿电压，从而在BV和RdsA之间做出了较好的取舍。

虽然SGT具有一定优势，但是SGT MOSFET器件的制备过程需要用到双重多晶硅工艺，比较复杂，其中回刻屏蔽电极或多晶硅1的过程很难控制。此外，结合多晶硅1也需要用到一个额外的掩膜。而且SGT MOSFET结构在屏蔽电极和栅极电极之间形成电绝缘方面还面临着许多挑战。

正是在这一前提下，提出了本发明所述的实施例。

发明内容

本发明改良了一种作为厚底部氧化物（TBO）结构的MOSFET结构，不仅具有屏蔽栅晶体管（SGT）的优点，同时还避免了制备这种器件时的各种困难。

为了达到上述目的，本发明通过以下技术方案实现：

一种半导体功率器件，包括：一个具有第一导电类型掺杂物的半导体衬底；

一个形成在衬底上用第一导电类型掺杂物掺杂的外延半导体区，外延半导体区的掺杂浓度低于衬底的掺杂浓度；

一个形成在外延半导体区中的沟槽；

一个形成在沟槽附近的外延半导体区中的本体区，其特征在于，所述本体区掺杂第二导电类型的掺杂物，第二导电类型与第一导电类型相反；

一个第一导电类型的源极区，其形成在沟槽附近，使本体区位于源极区和外延区之间，其中所述源极区的掺杂浓度高于外延半导体区的掺杂浓度；