[发明专利]竖直半导体器件、其制造方法、以及组件和系统

说明书

本发明公开一种竖直半导体器件、其制造方法、以及组件和系统。所述竖直半导体器件包括：柱体，其具有竖直沟道区；位线，其埋入到半导体基板中并位于柱体的下部；以及主体连接单位，其构造成将柱体的至少一个侧壁连接至半导体基板。结果，可以更有效地消除竖直半导体器件的浮体效应。

技术领域

本发明涉及竖直半导体器件，更具体地说，涉及用于有效地消除浮体效应的竖直半导体器件、均包括该竖直半导体器件的组件和系统、以及制造该竖直半导体器件的方法。

背景技术

随着半导体器件的集成度提高，对40nm以下的DRAM器件的需求迅速增加。然而，采用8F²（F：最小特征尺寸）或6F²单元结构的晶体管的单位单元尺寸很难减小到40nm以下。因此，已开发出具有4F²单元结构的DRAM器件，从而使集成度提高约1.5倍至2倍。

为了构造4F²单元结构，可以在1F²尺寸的区域中形成单元晶体管的源极单位和漏极单位。为此，许多公司都在对竖直型单元晶体管结构进行深入细致的研究；在竖直单元晶体管结构中，可以在1F²尺寸的区域中形成源极单位和漏极单位。竖直型单元晶体管构造有用于使呈柱体形式的单元操作的晶体管的沟道，并包括分别位于上部和下部的源极区和漏极区。

然而，4F²单元结构的位线接面区域形成为位于柱体的下部的侧表面上的一侧触点（OSC）。

因此，如果位线接面区域形成为具有浅的接面深度，则栅极与接面区域重叠的区域是窄的，因而沟道电阻增大并且阈值电压增大。另一方面，如果位线接面区域形成为具有深的接面深度以使栅极与接面区域之间存在更大的重叠区域，则柱体与底基板隔离，从而发生浮体效应。

发明内容

本发明旨在提供一种如下的竖直半导体器件、均分别包括该竖直半导体器件的组件和系统、以及制造该竖直半导体器件的方法：其基本解决了由于现有技术的限制和缺点而导致的一个或多个问题。

本发明的实施例涉及用于有效地消除浮体效应的技术，其中，在具有竖直沟道区的半导体器件中形成具有竖直沟道区的柱体。

根据本发明的一个方面，一种竖直半导体器件包括：柱体，其具有竖直沟道区；位线，其埋入到半导体基板中并位于所述柱体下方；以及第一主体连接单位，其构造成将所述柱体的第一侧壁连接至所述半导体基板。

所述竖直半导体器件还可以包括：下部接面区域，其形成在所述柱体与所述位线之间；以及上部接面区域，其形成在所述柱体上方。所述下部接面区域和所述上部接面区域均可以包括掺有杂质的非晶硅层或多晶硅层。

所述竖直半导体器件还可以包括：绝缘膜，所述绝缘膜形成在所述位线的下方。

所述竖直半导体器件还可以包括：阻挡金属层，所述阻挡金属层形成在所述下部接面区域与所述位线之间。

所述竖直半导体器件还可以包括：栅极，所述栅极与所述柱体的第二侧壁相连。所述第一主体连接单位不将所述半导体基板连接至所述柱体的第二侧壁。

所述竖直半导体器件还可以包括：绝缘膜，所述绝缘膜形成在所述位线下方。

所述竖直半导体器件还可以包括：第二主体连接单位，其与所述柱体的第三侧壁相连，所述柱体的第三侧壁与所述柱体的第一侧壁相对，其中，所述第一主体连接单位和所述第二主体连接单位关于所述位线对称地布置，使得所述柱体借助所述第一主体连接单位和所述第二主体连接单位两者连接至所述半导体基板。

所述第一主体连接单位关于所述位线非对称地布置。

所述柱体可以是外延生长层。所述第一主体连接单位可以由与所述柱体的材料相同的材料形成。所述第一主体连接单位和所述柱体一体地形成为单个主体。