[发明专利]一种高速低功耗的CMOS全加器及其运算方法

说明书

技术领域

本发明涉及数字集成电路设计技术领域，尤其涉及一种高速低功耗的CMOS全加器及其运算方法。

背景技术

在大规模集成电路的发展历程中，数据运算一直扮演着重要的角色。而加法运算是常见的数据运算（求和、减法、乘法、除法和幂指数运算等）系统中最基础、最核心的部分。在一些基本的数字系统包括数字信号处理(DSP)、中央处理器(CPU)、算术逻辑单元(ALU)以及数模转换器(ADC)中，加法器更是必不可少的组成部分。正是由于加法运算如此广泛的应用，对于高性能加法器的设计一直都是众多学者研究的热点。

随着便携式设备的增多，集成电路对于体积和功耗的要求也更加严格，所以许多功耗低、体积小的全加器电路被设计出来。但是除了功耗和体积之外，对于全加器性能的评价另一个重要的方面就是电路工作的速度。因为全加器的速度直接决定了整个数字系统的运算速度和时钟频率，所以提高全加器单元的速度也至关重要。构成全加器的逻辑形式有很多，可以是传输门结构或者动态电路结构或者CMOS逻辑形式等等。基于不同逻辑形式的电路具有不同的特点和优势，其中CMOS逻辑电路最大的优势在于它的健壮性。CMOS逻辑电路不仅有很强的驱动能力，同时还具有泄露电流小，输出电压全摆幅和抗干扰能力强等优点。而随着集成电路在工业、生活、研究中的广泛应用，现实需求对集成电路的速度和功耗提出了更高的要求。所以合理的设计出一个高速低功耗的全加器单元电路就具有重要的意义。

对于传统CMOS加法器，1位的全加器单元有3个输入信号（A、B、Cin）和两个输出信号（S和Co）。输出信号中S是本位和，Co是进位输出信号。两个输出信号可以分别表示为：

Co=AB+ACin+BCin=AB+(A+B)Cin   (1)

S=A⊕B⊕Cin=(A+B+Cin)Co‾+ABCin---(2)]]>

根据(1)和(2)构建出的28个晶体管CMOS逻辑的全加器电路结构如图1所示。图1中的全加器设计是现实应用中很广泛的一个经典设计。

上述传统CMOS全加器有很好的健壮性和驱动能力，但是存在一些影响速度和功耗的问题。

第一，由于晶体管的并联，存在节点电容较大的问题，如图1中的节点N1、N2、N3、N4。

第二，由于晶体管的串联，存在较长的充放电通路的问题。如图1中的充电路径Mp10-Mp11-Mp12，和放电路径Mn10-Mn11-Mn12。

第三，由于输入的信号所需要驱动的晶体管数目较多，存在输入负载过大的问题，如1图中A和B分别需要驱动8个晶体管，Cin需要驱动6个晶体管。

上述三种问题，使得全加器电路在速度和功耗上存在很大的局限。

发明内容

（一）要解决的技术问题

针对上述缺陷，本发明要解决的技术问题是如何设计出更高性能的全加器单元电路，在保证传统CMOS良好的驱动能力和健壮性的同时，减少内部冗余节点和节点电容，减小输入信号的负载，减少晶体管的数目，从而提高加法器的速度（尤其是进位链的速度）以及降低电路的功耗。

（二）技术方案

为解决上述问题，本发明提供了一种高速低功耗的CMOS全加器，所述CMOS全加器包括：

所述CMOS全加器包括：异或和同或产生电路（1）、进位输出电路（2）和求本位和电路（3）；

所述异或和同或产生电路（1）用于产生中间信号，包括：PMOS管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6个晶体管，所述中间信号包括异或信号P和同或信号；