[发明专利]一种芯片良率调试的方法和晶圆

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种芯片良率调试的方法和晶圆。

背景技术

在半导体技术领域中，随着半导体技术的飞速发展，芯片的设计日益复杂，设计的芯片向着越来越小以及功耗越来越低的方向发展，这给半导体芯片制造技术带来了空前的挑战，同样，对于先进技术（如65nm，45/40nm，32/28nm，以及28nm以下工艺）半导体芯片的失效分析也变得越来越困难。芯片制造过程中对晶圆监控的传统方法以及在芯片良率失效分析时的传统方法，在先进半导体制造及良率提升中显得力不从心。在失效分析时，失效芯片和正常芯片不再存在很大的DC电流差异，传统寻找热点的方法也失去了往日的光鲜，SEM(Scanning electron Microscope)机台下随机寻找到问题根源的可能性基本降至0%。一旦在芯片制造过程中出现问题，如何快速准确地找到良率损失的根本原因，变成了一道所有半导体制造商（FAB）都必须要面对的难题。

而对于先进技术的逻辑产品，越来越多的良率问题逐渐由工厂制造产生的相关缺陷（FAB defect）转向与设计相关，导致传统失效分析（PFA）手法在解决与设计相关的良率问题时逐渐失效，现在很多产品在发生低良率问题的时候，往往无法完成失效定位，从而无法进行失效分析（PFA）和良率调试（yield debug）。虽然业界已经存在通过DFT(Design For Test)诊断来做逻辑产品的失效定位，但是对于FAB尤其代工厂来讲，FAB往往缺少DFT诊断时所必须的设计（design）网表，而网表无论对于任何一家设计公司来讲，都是公司的最高机密且不会轻易地传递给其他公司。FAB在做DFT诊断的时候，往往会因无法取得网表最终以失败告终。

可见，现有技术中的传统失效分析方法已经难以满足先进技术的芯片，尤其先进技术的逻辑产品的制造的要求，因此，有必要提出一种新的芯片良率调试的方法。

发明内容

针对现有技术的不足，本发明提供一种芯片良率调试的方法和晶圆。

本发明一方面提供一种芯片良率调试的方法，所述方法包括：

步骤S101：在芯片的制造过程中同时在晶圆的切割道上制造SRAM；

步骤S102：通过对所述SRAM进行测试和分析，实现对所述芯片的良率调试。

其中，所述步骤S101包括：

步骤S1011：设计与晶圆的切割道相匹配的SRAM；

步骤S1012：将所设计的SRAM应用到芯片的制造过程中，以在所述晶圆的切割道上形成SRAM。

其中，所述SRAM的宽度小于但接近所述切割道的宽度。

其中，所述步骤S102包括：

步骤S1021：对所有的所述SRAM进行功能测试；

步骤S1022：对所述功能测试的结果进行分析，得出芯片良率低的原因；

步骤S1023：针对所述芯片良率低的原因，进行良率调试。

其中，在所述步骤S1021中，所述功能测试使用Mosaid测试程序进行。

本发明再一方面提供一种晶圆，包括多个芯片，以及位于相邻的所述芯片之间的切割道，其中，在所述切割道上设置有SRAM。

其中，所述SRAM的宽度小于但接近所述切割道的宽度。

其中，所述芯片和所述SRAM为在相同的半导体制程中采用相同的工艺制得。

其中，所述芯片和所述SRAM为采用65nm、45/40nm或32/28nm工艺的半导体芯片。

其中，所述芯片为逻辑器件。

本发明的芯片良率调试的方法，通过在晶圆的切割道上制造SRAM并对SRAM进行测试分析，可以实现对芯片的良率调试，提高芯片产品的良率。本发明的晶圆，由于切割道上设置有SRAM，可以采用上述芯片良率调试方法进行良率调试。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为本发明提出的一种芯片良率调试的方法的示意性流程图；

图2为本发明提出的一种晶圆的结构的示意图；其中，图2中左图为一种晶圆的结构的整体的示意图，图2中右图为左图中晶圆的结构的局部放大图（针对左图中的圆圈中的部分）。

具体实施方式