[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)工业经历了快速增长。在IC发展的进程中，通常功能密度(即，单位芯片面积的互连器件的数目)增大而几何尺寸(即，可以使用制造工艺制造的最小部件(或线))却减小。这种按比例缩小的工艺通常通过提高生产效率和减低相关成本来提供优点。这种按比例缩小工艺还增大了加工和制造IC的复杂性，并且为实现这些进步需要IC制造类似发展。

例如，随着诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小，实现产生应变的源极/漏极部件(例如，应力源区)以提高载流子迁移率并改善器件性能。尽管形成用于IC器件的应力源区的现有方法通常足以实现其预期的目的，但是它们并不能在所有方面完全令人满意。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：在衬底上方形成NMOS栅极结构；紧邻所述NMOS栅极结构在所述衬底中形成非晶区；在所述非晶区中形成轻掺杂源极/漏极(LDD)区；在所述NMOS栅极结构上方沉积应力膜；实施退火工艺；以及去除所述应力膜。

该方法进一步包括：在形成所述非晶区之后，在所述NMOS栅极结构和所述衬底上方形成伪间隔件层；以及图案化所述伪间隔件层以紧邻所述NMOS栅极结构的侧壁形成间隔件。

在该方法中，所述伪间隔件层包括间隔件层和衬里层。

在该方法中，所述退火工艺在所述衬底中紧邻所述NMOS栅极结构形成位错。

在该方法中，所述位错的深度小于约30nm。

在该方法中，所述位错的距离小于约5nm。

在该方法中，使用注入工艺用原子质量小于约28的物质来形成所述非晶区。

在该方法中，使用注入工艺用硅(Si)物质来形成所述非晶区。

在该方法中，使用注入剂量为约1×10¹⁴原子/平方厘米至约2×10¹⁵原子/平方厘米的注入工艺来形成所述非晶区。

在该方法中，使用注入能量小于约20KeV的注入工艺来形成所述非晶区。

在该方法中，当形成所述非晶区时，不存在紧邻所述NMOS栅极结构的侧壁的侧壁间隔件。

在该方法中，所述应力膜在所述退火工艺中提供张应力。

根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成NMOS栅极结构和PMOS栅极结构；在所述PMOS栅极结构上方形成保护件；实施注入工艺以紧邻所述NMOS栅极结构的相对边缘在所述衬底中形成非晶区；在所述非晶区中形成轻掺杂源极/漏极(LDD)区；紧邻所述NMOS栅极结构和所述PMOS栅极结构的侧壁形成间隔件；在所述间隔件、所述NMOS栅极结构和所述PMOS栅极结构上方沉积应力膜；实施退火工艺以使所述非晶区再结晶；以及去除所述应力膜。

在该方法中，使用小于约20KeV的注入能量来实施所述注入工艺。

在该方法中，使用Si物质来实施所述注入工艺。

在该方法中，所述退火工艺紧邻所述NMOS栅极结构在所述衬底中形成距离小于约3nm的位错。

在该方法中，所述非晶区的厚度小于约150nm。

根据本发明的又一方面，提供了一种半导体器件，包括：NMOS栅极结构，位于衬底上方；以及位错，紧邻所述NMOS栅极结构的边缘位于所述衬底中，所述位错的距离小于约3nm。

在该器件中，所述NMOS栅极结构包括在其中具有Si物质但不具有锗(Ge)的源极/漏极(S/D)区。

在该器件中，所述位错的距离小于约1nm。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是示出根据本发明的各个方面形成半导体器件的方法的流程图；

图2至图9是根据一个或多个实施例的图1的方法处于各个制造阶段的半导体器件的截面图。

具体实施方式