[发明专利]场效应晶体管及其制造方法

说明书

技术领域

本发明构思的实施方式涉及半导体器件，更具体地，涉及场效应晶体管及其制造方法。

背景技术

作为现代半导体器件的高集成度的结果，越来越难以改善晶体管性能。为了克服这些技术困难，已经引入了各种场效应晶体管（FET）结构。具体地，这些FET结构包括高k金属栅结构。在此，硅氧化物层和多晶硅层用于形成栅绝缘层和栅电极。

发明内容

本发明构思的实施方式提供具有减小的源漏电阻的鳍型高k金属栅FET（高k金属栅Fin-FET）。本发明构思的示例实施方式提供配置为抑制栅电极电阻增大的高k金属栅Fin-FET。本发明构思的其它示例实施方式提供配置为减小电容耦合的高k金属栅Fin-FET。本发明构思的其它示例实施方式提供一种能够减小高k金属栅Fin-FET的源-漏电阻的制造方法。本发明构思的其它示例实施方式提供一种能够减小高k金属栅Fin-FET的栅电极电阻的制造方法。本发明构思的其它示例实施方式提供一种能够减小高k金属栅Fin-FET中的电容耦合的制造方法。

根据本发明构思的实施方式，一种场效应晶体管包括：具有有源图案的基板，该有源图案具有顶表面和两个侧壁；栅电极，邻近有源图案的顶表面和侧壁并且交叉有源图案；栅间隔物，覆盖栅电极的侧壁；栅电介质图案，在栅电极的底表面处；源电极，在栅电极的一侧的有源图案上；漏电极，在栅电极的另一侧的有源图案上；以及硅化物图案，分别在源电极和漏电极的表面上。栅电介质图案包括至少一个高k层，栅间隔物的介电常数小于栅电介质图案的介电常数。

在一实施方式中，有源图案包括在源电极和漏电极之间且在栅电极下面的沟道区，栅电极包括面对沟道区的两个侧壁的第一部分以及设置在沟道区上以使第一部分彼此连接的第二部分。

在一实施方式中，第一部分比第二部分厚。

在一实施方式中，栅电介质图案在栅电极下面并且分别覆盖第一部分的底表面和侧面以及第二部分的底表面。

在一实施方式中，基板包括NMOS区和PMOS区，源电极和漏电极配置为施加拉伸应变到沟道区在NMOS区中的部分以及施加压缩应变到沟道区在PMOS区中的部分。

在一实施方式中，源电极和漏电极包括与基板不同的材料。

在一实施方式中，源电极和漏电极的顶表面高于与源电极和漏电极邻近的栅电极的底表面，其中源电极和漏电极的相对侧表面与栅电极彼此间隔开基本均匀的距离。

在一实施方式中，栅间隔物填充在源电极和漏电极的相对侧表面与栅电极之间的空间。

在一实施方式中，栅电介质图案在栅电极的底表面下面并且具有与栅电极的宽度基本相同的宽度。

在一实施方式中，栅电极包括第一栅电极和第二栅电极，其中第一栅电极共形地覆盖栅电介质图案的顶表面和栅间隔物的内侧壁，其中第二栅电极填充由第一栅电极的内侧壁划界的空间。

在一实施方式中，插置在栅电极与源电极和漏电极中至少一个之间的栅间隔物的材料的介电常数小于或等于硅氮化物层的介电常数。

本发明构思的其它实施方式包括一种制造场效应晶体管的方法。该方法包括：图案化基板以形成有源鳍；形成栅绝缘层以覆盖有源鳍；在栅绝缘层上形成牺牲图案以跨过有源鳍；在牺牲栅图案的侧壁上形成栅间隔物；在牺牲栅图案的一侧形成源电极；在牺牲栅图案的另一侧形成漏电极；分别在源电极和漏电极上形成硅化物图案；以及用栅图案取代牺牲栅图案。

在一实施方式中，栅绝缘层由至少一种高k电介质形成，该方法还包括在形成栅绝缘层之后且在形成硅化物图案之前执行热处理。

在一实施方式中，硅化物图案由以下至少一种形成：镍硅化物、钴硅化物、钨硅化物、钛硅化物、铌硅化物和钽硅化物。

在一实施方式中，在用栅图案取代牺牲栅图案之后，栅绝缘层保留，由此成为场效应晶体管的至少一部分栅电介质。

在一实施方式中，栅间隔物具有小于栅绝缘层的介电常数。

在一实施方式中，有源鳍包括在牺牲栅图案下面的沟道区以及在沟道区两侧的源区和漏区，和形成牺牲栅图案还包括蚀刻栅绝缘层以暴露有源鳍的源区和漏区。

在一实施方式中，形成牺牲栅图案还包括蚀刻暴露的源区和漏区以将有源鳍的源区和漏区转变为宽度向上减小的渐缩结构。

在一实施方式中，形成有源鳍包括形成源区和漏区以及在牺牲栅图案下面形成沟道区，其中形成栅间隔物包括暴露有源鳍的源区及漏区。