[发明专利]半导体电路设计支援装置及方法、计算机可读记录介质

说明书

相关申请的参照：本申请主张以2012年1月16日申请的日本专利申请2012-005747号为基础的优先权，将该基础申请的内容全部引入本申请。

技术领域

本发明涉及一种使用计算机来对LSI等半导体电路的设计进行支援的技术，尤其涉及一种包括时序例外的路径的电路设计支援技术。

背景技术

在近年来的半导体电路设计中，一般进行基于RTL(Register Transfer Level：寄存器传输级)描述的电路设计，并利用了将该RTL描述了的电路数据进行逻辑综合、并自动生成选通电平的电路的逻辑综合工具(例如参照日本特开2003-216672号公报)。

专利文献1：日本特开2003-216672号公报

但是，在现有的逻辑综合工具中，对下述的运算式进行逻辑综合。

式：Z=A×B×C

此时，按照下述那样的1、2这种不同的时序限制来进行逻辑综合。

限制1：A、B、C均为true path

限制2：A、C为false path(时序例外)，B为true path

限制1和2的逻辑综合结果，在现有的逻辑综合工具中，均成为后述的图4的构成，并生成完全相同的逻辑电路。

即，在现有的逻辑综合工具中，在对上述那样的运算式进行逻辑综合的情况下，存在的课题为，不能够生成对按照时序限制而设定的时序例外进行了考虑的逻辑电路。

发明内容

为了解决上述以往的课题，本发明的目的在于提供用于生成考虑到时序例外的逻辑电路的技术。

由此，本发明为一种半导体电路设计支援装置，其特征在于，具备：

读入RTL描述的电路数据的单元；

将上述RTL描述的电路数据进行逻辑扩展，并提取运算器的单元；

从所提取的上述运算器中、将不跨越存储元件的多个运算器聚类化为一个运算器的单元；

读入与上述RTL描述的电路数据相对的时序限制的单元；

在上述时序限制中包含时序例外的情况下，对上述RTL描述的电路数据的该例外路径进行追踪的单元；

根据上述电路数据的路径的追踪，判别被聚类化为上述一个运算器的运算器输入是否被设定为时序例外的单元；以及

从被聚类化为上述一个运算器的运算器中，分离设定有上述时序例外的运算器的单元。

并且，本发明为一种半导体电路设计支援方法，其特征在于，包括：

读入RTL描述的电路数据的工序；

将上述RTL描述的电路数据进行逻辑扩展，并提取运算器的工序；

从所提取的上述运算器中、将不跨越存储元件的多个运算器聚类化为一个运算器的工序；

读入与上述RTL描述的电路数据相对的时序限制的工序；

对上述RTL描述的电路数据的该例外路径进行追踪的工序；

根据上述电路数据的路径的追踪，判别被聚类化为上述一个运算器的运算器输入是否被设定为时序例外的工序；以及

从被聚类化为上述一个运算器的运算器中，分离设定有上述时序例外的运算器的工序。

并且，本发明为一种计算机可读记录介质，记录了用于使被用作为半导体电路设计支援装置的计算机作为如下单元的程序：

读入RTL描述的电路数据的单元；

将上述RTL描述的电路数据进行逻辑扩展，并提取运算器的单元；

从所提取的上述运算器中、将不跨越存储元件的多个运算器聚类化为一个运算器的单元；

读入与上述RTL描述的电路数据相对的时序限制的单元；

对上述RTL描述的电路数据的该例外路径进行追踪的单元；

根据上述电路数据的路径的追踪，判别被聚类化为上述一个运算器的运算器输入是否被设定为时序例外的单元；以及

从被聚类化为上述一个运算器的运算器中，分离设定有上述时序例外的运算器的单元。

根据本发明的半导体电路设计支援装置及方法，能够减少必须容纳到1个周期中的逻辑步骤，并能够削减进行逻辑综合而得到的电路的面积。尤其是，目标频率越快，则面积削减的效果越大。

附图说明

图1是半导体电路设计支援装置的一个实施例的功能框图。

图2是图1的半导体电路设计支援装置的处理流程例。

图3是RTL描述了的电路数据的一例。

图4是表示图3所示的RTL的逻辑的图。

图5是本电路的时间图的一例。

图6是将运算器聚类化了的图。