[实用新型]一种BCD工艺下的ESD器件结构

说明书

技术领域

本实用新型涉及一种器件结构，特别涉及一种基于BCD工艺的GCNMOS ESD（栅耦合电容N型金属氧化物半导体，静电放电）器件结构。

背景技术

随着集成电路的发展，ESD（静电放电）对于IC（集成电路）芯片的影响日益严重，特别是在BCD工艺下，大多数工艺加入了硅化注入技术，虽然大大降低了器件接触电阻，但同时也降低了ESD器件的可靠性。如何在不增加额外掩膜版在基础上，设计出一种面积利用率高，ESD（静电放电）电流能力强，低成本，又能避免BCD工艺下硅化注入技术对ESD（静电放电）不利影响的保护器件结构，越来越成为设计者需要考虑的问题。

ESD（静电放电），广泛出现在IC（集成电路）的制造、封装、运输和使用等过程中，在以往的应用中，众多设计者普遍采用的是GGNMOS（栅耦合电容N型金属氧化物半导体）结构的ESD（静电放电）器件来应付普通PIN（封装引脚）脚的ESD（静电放电），通过增加DGD（漏到栅的距离）来解决漏端发热问题。

如图1所示，现有的GCNMOS ESD（栅耦合电容N型金属氧化物半导体，静电放电）器件连接如下：用作ESD的NMOS管10的source（源）端连接到gnd（地）端20，NMOS管10的gate（栅）端通过栅电阻11连接到gnd（地）端20，NMOS管10的p-substrate（P衬底）端通过衬底生电阻12连接到gnd（地）端20，NMOS管10的drain（漏）通过输限流电阻13连接到需要保护的pad（输入压焊点）30。

如图2所示，现有的GGNMOS ESD（栅耦合电容N型金属氧化物半导体静电放电）器件开启和工作时：当pad（输入压焊点）上存在ESD（静电放电）电压时，高电位使得N+漏区到p-substrate（P衬底）的PN结产生反向漏电，该反向漏电流会在p-substrate（P衬底）寄生电阻上产生一个电压，并且这个电压会根据连接加载到NMOS管的gate（栅）端上，对其下衬底p-substrate（P衬底）造成反型。这时候寄生的NPN三极管，由于基区p-substrate（P衬底）电位不断上升，当p-substrate（P衬底）到其发射极N+（NMOS源极）电位达到正偏时，寄生NPN三极管开启，同时维持三极管导通的电压降低至最小值。

如图3所示，这个使寄生三极管发射极正偏的电位就是图示的vt1，该电压为第一次回扫电压。如果ESD（静电放电）电压过高，超过vt2，即第二次回扫电压，则器件会发生破坏性击穿，如图4所示。

第一次回扫发生时，ESDNPN结构泄放ESD（静电放电）电流，即ESD（静电放电）器件处于正常工作状态。

由于现今BCD工艺一般采用了silicide（硅化）技术降低半导体表面电阻率，这使得普通NMOS（N型金属氧化物半导体）用作ESD（静电放电）防护时，MOS（金属氧化物半导体）器件drain（漏）端的镇流电阻偏小，在ESD（静电放电）事件发生时，电流容易集中而导致器件的可靠性降低，为了解决这一问题，通常有两种常用方法：

1、增加漏端接触孔到多晶硅栅的距离，这样会增加面积，从而增加成本；

2、增加一层硅化阻止层，不在ESD（静电放电）器件的漏端形成硅物，这样便可增加接触孔到硅栅的电阻，使得电流分布均匀，提高电流的泻放能力；缺点是需要增加一次光刻工艺从而增加了成本。

因此，特别需要一种BCD工艺下的ESD器件结构，已解决上述现有存在的问题。

实用新型内容

本实用新型的目的在于提供一种BCD工艺下的ESD器件结构，针对上述现有的技术存在的缺陷，具有降低制造成本、提高ESD电流泄放能力和提高ESD耐压的结构特点。

本实用新型所解决的技术问题可以采用以下技术方案来实现：

一种BCD工艺下的ESD器件结构，其特征在于，它包括ESD NMOS单元，所述ESD NMOS单元上设置有P型有源注入区和N型有源注入区，所述P型有源注入区上连接有VSS端，所述N型有源注入区上连接有源极端或者漏极端，所述漏极端的N型有源注入区之间通过N阱扩散区连接，N阱扩散区的一端为输入压焊点的接入端口，N阱扩散区的另一端为ESDNMOS单元的漏极端，所述源极端与所述漏极端之间设置有栅极端。

在本实用新型的一个实施例中，所述N阱扩散区的长度为7.0-8.0um，所述N阱扩散区覆盖NMOS的漏极端的有源区的长度为0.4-0.8um，所述N阱扩散区位于场氧化物下长度为0.6-1.0um。