[发明专利]一种高耐压肖特基芯片

说明书

技术领域

一种高耐压肖特基芯片，属于半导体器件制造技术领域。具体涉及一种高耐压Schottky N通道肖特基芯片。

背景技术

传统肖特基芯片，多晶硅外部的沟槽氧化硅层的厚度一致，如图2所示，在沟槽底部弯角的地方容易发生电力击穿，所以肖特基芯片反向耐压较低，不能满足高耐压或降低正向压降的要求。

发明内容

本发明要解决的技术问题是：克服现有技术的不足，提供一种可以提高肖特基芯片反向耐压或降低正向压降的高耐压肖特基芯片。

本发明解决其技术问题所采用的技术方案是：该一种高耐压肖特基芯片，包括顶部金属层、顶部金属层下方的肖特基界面、紧靠肖特基界面下方的多晶硅、多晶硅外的氧化硅层、下部的N型外延层N-EPI和N型基片N⁺Substrate，其特征在于：多晶硅外的氧化硅层的底部氧化硅层厚度大于边部氧化硅层厚度。

所述的底部氧化硅层厚度为边部氧化硅层厚度的2-5倍。

与现有技术相比，本发明的一种高耐压肖特基芯片所具有的有益效果是：

本发明的沟槽氧化硅层底部厚度较现有技术沟槽氧化硅层底部厚度厚，因而在沟槽底部弯角地方电场的反向电压得到疏解所以产品反向耐压可以提高15-30%；或可以保持原有的反向电压要求，但是提高N-EPI外延的掺杂浓度从而降低导通正向电流时的压降VF，从而提升正向导通的效率。

上述描述的是N通道高耐压肖特基芯片，可以把N与P互换，则可适用在P通道高耐压肖特基芯片的结构并达到相应的效果。

附图说明

图1是底部较厚氧化硅层的肖特基架构示意图。

图2是现有技术肖特基架构示意图。

其中：1、顶部金属层  2、多晶硅   3、边部氧化硅层  4、肖特基界面  5、N型外延层 N-EPI   6、N型基片N⁺ Substrate    7、底部氧化硅层。  

具体实施方式

图1是本发明的最佳实施例。下面结合附图1对本发明的一种高耐压肖特基芯片做进一步描述。

本高耐压肖特基芯片，由顶部金属层1、多晶硅2、边部氧化硅层3、肖特基界面4、N型外延层N-EPI5、N型基片N⁺ Substrate6和底部氧化硅层7组成。N型基片N⁺Substrate6为重掺N型衬底。从下部往上依次为：N型基片N⁺Substrate6、N型外延层N-EPI 5 、底部氧化硅层7、多晶硅2、边部氧化硅层3、肖特基界面4和顶部金属层1，多晶硅2外的氧化硅层底部氧化硅层7的厚度大于边部氧化硅层3的厚度。所述的底部氧化硅层7厚度为边部氧化硅层3厚度的2-5倍。

如底部氧化硅层7厚度为边部氧化硅层3厚度的2倍，产品反向耐压可以提高15%；

底部氧化硅层7厚度为边部氧化硅层3厚度的3倍，产品反向耐压可以提高20%；

底部氧化硅层7厚度为边部氧化硅层3厚度的5倍，产品反向耐压可以提高30%。

本发明在肖特基二极管芯片制作中，将芯片沟槽底部的氧化硅层加厚，再进行多晶硅的填充从而有效防止沟槽底部弯角的地方发生电力击穿，产品反向耐压得以提高。或可以保持原有的反向电压要求，降低导通正向电流时的压降VF。

本发明主要解决肖特基沟槽底部弯角地方容易击穿造成反向电压低的问题。本发明把肖特基原来的氧化硅层底部加厚，使电场在反向电压得到疏解，所以反向耐压可以提高。或可以保持原有的反向电压要求，但是提高N-EPI外延的掺杂浓度从而降低导通正向电流时的压降VF，从而提升正向导通的效率。

以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。