[发明专利]一种基于键合技术的三维集成功率半导体及其制作工艺

说明书

技术领域

本发明属于硅基微电子技术领域，尤其涉及一种基于键合技术的三维集成功率半导体及其制作工艺。

背景技术

功率半导体器件是能够为负载提供大功率的器件，功率集成电路是将高压功率器件和低压的控制和保护等电路集成在同一芯片上。功率半导体器件和功率集成电路作为半导体技术领域的一个重要分支，是功率电子设备的关键元件之一，是电子信息处理系统与执行单元的基本联系纽带。随着功率系统对体积小、重量轻、成本低、稳定性好等方面的要求越来越高，将高压大功率器件与驱动、控制和保护电路集成到同一芯片上的趋势也越发明显。

在单片集成的功率半导体技术中，器件之间的隔离技术是基础，高低压兼容工艺是关键，可集成的高压大功率器件是核心。目前，功率半导体集成的主要技术是BCD(Bioplar，CMOS，DMOS)工艺，BCD工艺主要可分为硅基厚外延高压BCD工艺和SOI-BCD(Silicon On Insulator-BCD)工艺。对于硅基厚外延高压BCD工艺，器件之间主要是通过反偏PN结进行隔离，在经过必须的长时间高温过程后，隔离扩散会很大，并且反偏PN结存在漏电流，会影响整个电路的功耗。对于SOI-BCD工艺，各器件和衬底硅之间通过埋氧层隔离，器件之间可通过反偏PN结或者是挖槽后回填的介质进行隔离。在这两种工艺中，集成的大功率器件主要是LDMOS，或者是LIGBT，或者是漏极从硅片表面引出的VDMOS，这些器件不光会占用较多的芯片面积，还会给高压互连以及芯片热设计等带来困难。

发明内容

本发明要解决的技术问题： 提供一种基于键合技术的三维集成功率半导体及其制作工艺，以解决通过常规工艺制作的功率半导体存在芯片面积大，高压互连和芯片热设计困难以及由于反偏PN结存在漏电流会影响整个电路的功耗等问题。

本发明技术方案：

一种基于键合技术的三维集成功率半导体，它包括衬底、隔离层、埋层、工作层和隔离槽，隔离层位于衬底上，埋层位于隔离层上，工作层位于埋层上，隔离槽位于工作层左右侧，在隔离层上开有网状窗口，网状窗口由SiO_??2和多晶硅间隔组成，网状窗口位于隔离层与VDMOS对应的区域。

隔离槽包括SiO_??2和多晶硅， SiO_??2附着在多晶硅两侧。

所述的基于键合技术的三维集成功率半导体的制作工艺，它包括下述步骤：

步骤1、硅片选取，选取一块杂质浓度在19次方数量级以上的重掺杂硅片和一块轻掺杂硅片；

步骤2、轻掺杂硅片抛光氧化及注入，在轻掺杂硅片的抛光面进行长薄氧化后，进行大面积N+(或P+)注入；

步骤3、退火氧化，将轻掺杂硅片注入层经过退火氧化形成一定厚度的SiO_??2或SiO_??2+多晶硅；

步骤4、光刻挖槽回填，光刻掉槽区的SiO_??2后进行挖槽回填，回填介质为SiO_??2或SiO_??2+多晶硅，并使硅片表面平坦；

步骤5、网状窗口加工，在硅片上与VDMOS对应的区域将SiO_??2刻蚀出栅格或网状窗口，并在窗口内淀积多晶硅，将刻蚀的窗口完全填满，并去除硅片表面的多晶硅并使硅片表面平坦；

步骤6、键合，将轻掺杂硅片和重掺杂硅片的键合面清洗去除自然氧化层后，将二块硅片键合在一起；

步骤7、将键合后的二块硅片中的轻掺杂硅片进行研磨和抛光，将轻掺杂硅片的厚度减至器件参数要求的厚度；

步骤8、在轻掺杂硅片上进行N+或P+穿透的套刻、刻蚀、注入及退火；

步骤9、完成步骤8后，在轻掺杂硅片上进行P阱或N阱的套刻、注入及退火；

步骤10、步骤9完成后进行场氧化和有源区光刻及刻蚀；

步骤11、VDMOS的厚栅氧化层和低压MOS薄栅氧化层的生成，淀积多晶硅、多晶硅光刻、刻蚀和氧化；

步骤12、用自对准工艺制作VDMOS沟道的P-衬底区域，同时制作出NPN晶体管的基区、PNP晶体管的发射区和集电区

步骤13、制作齐纳二极管的P+区域，同时制作出VDMOS的场限环；

步骤14、对各个区域引线孔对应的位置进行重掺杂；

步骤15、淀积二氧化硅并进行增密、光刻引线孔、淀积金属层并反刻金属、硅片表面钝化；