[发明专利]具有低衬底泄露的绝缘栅极双极型晶体管

说明书

技术领域

一般而言，本发明涉及半导体技术，更具体而言，涉及高电压半导体器件及其制造方法。

背景技术

在半导体集成电路(IC)的材料、设计、加工和制造方面的技术进步使不断缩小的IC器件成为可能，其中，每一代都具有比上一代更小且更复杂的电路。

当采用由诸如金属氧化物半导体场效应晶体管(MOSFET)的器件组成的半导体电路进行高电压应用时，诸如高电压横向扩散金属氧化物半导体器件(HV LDMOS)，包括高电压绝缘栅极双极型晶体管(HV IGBT)，由于在先进技术中继续按比例缩减，在降低电压性能方面会产生问题。为了阻止源极和漏极之间的穿通现象，或者为了降低源极和漏极的电阻，标准MOS制造工艺流程可以伴随有多次高浓度的注入。当器件可靠性降低时经常会发生大量的衬底泄露和电压击穿。

HV MOS晶体管的性能通常受到其衬底泄露和击穿电压(BV)阈值的限制。大量的衬底泄露降低转换速度并增加不想要的寄生双极结(BJT)导通和闩锁的可能性。虽然已开发了包括使用全部或者部分的绝缘体上硅(SOI)衬底的各种方法来减少衬底泄露，但仍需继续寻找具有低衬底泄露和高击穿电压阈值的HV LDMOS器件以及以高成本效率的方式制造该器件的方法。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种高电压半导体晶体管，包括：轻掺杂半导体衬底，具有第一导电类型；埋置层，位于所述半导体衬底的第一部分中，所述埋置层具有第二导电类型；第一阱区域，具有所述第二导电类型并且形成在所述轻掺杂半导体衬底上方，所述第一阱区域的掺杂物浓度低于所述埋置层的掺杂物浓度，所述埋置层部分地位于所述第一阱区域中；第二阱区域，位于所述第一阱区域中并且具有所述第一导电类型，所述第二阱区域在漏极和源极之间的横截面为U形，其中，所述U形的两个端部延伸至所述第一阱区域的顶面；第一绝缘结构，位于所述U形的第二阱区域内的所述第一阱区域上方并且部分地嵌在所述U形的第二阱区域内的所述第一阱区域内且不接触所述第二阱区域；第二绝缘结构，位于所述U形的第二阱区域的第一端部上方；栅极结构，接近所述第一阱区域上方的第一绝缘结构并且部分地位于所述U形的第二阱区域的第二端部上方；漏极结构，位于所述第一阱区域中且与所述栅极结构位于所述第一绝缘结构的相对侧，所述漏极区域包括位于所述第一绝缘结构和所述第二绝缘结构之间的第一漏极部分和第二漏极部分，所述第二漏极部分与所述第一漏极部分位于所述第二绝缘结构的相对侧；抗穿通区域，位于所述第一漏极部分的下方；以及源极区域，位于所述第二阱区域中，所述源极区域设置在所述栅极结构的与所述漏极区域相对的一侧上。

在所述高电压半导体晶体管中，进一步包括：另一埋置层，所述另一埋置层位于所述半导体衬底的第二部分中并具有第二导电类型，所述另一埋置层的掺杂物浓度低于所述埋置层的掺杂物浓度。

在所述高电压半导体晶体管中，从上向下观察时，所述第二阱区域、所述第一绝缘结构、所述第二绝缘结构、所述栅极结构、所述漏极区域和所述源极区域均都具有圆锥曲线的形状。

在所述高电压半导体晶体管中，所述圆锥曲线是椭圆形。

在所述高电压半导体晶体管中，所述圆锥曲线是抛物线形。

在所述高电压半导体晶体管中，从上向下观察时，所述半导体衬底、所述埋置层、所述第一阱区域、所述第二阱区域、所述第一绝缘结构、所述第二绝缘结构、所述栅极结构、所述漏极区域和所述源极区域均包括垂曲线形状。

在所述高电压半导体晶体管中，所述第二阱区域包括第一部分、第二部分和第三部分，所述第一部分和所述第三部分是所述U形的端部，所述第二部分是所述U形的底部，并且所述第一部分和所述第三部分具有不同的尺寸。

在所述高电压半导体晶体管中，所述第二阱的第一部分、第二部分和第三部分均具有不同的峰值掺杂物浓度。

在所述高电压半导体晶体管中，所述抗穿通区域具有第二掺杂类型，并且所述抗穿通区域的峰值掺杂物浓度高于所述第一阱区域的峰值掺杂物浓度。

在所述高电压半导体晶体管中，所述源极区域包括具有所述第一导电类型的第一源极区域和具有所述第二导电类型的第二源极区域。

在所述高电压半导体晶体管中，所述栅极结构包括栅电极，所述栅电极包含多晶硅。

在所述高电压半导体晶体管中，所述栅极结构包括栅极电介质，所述栅极电介质包含氧化硅或高k介电材料。

在所述高电压半导体晶体管中，所述栅极结构部分地形成在所述第一绝缘结构上。