[发明专利]用于实现自对准分离栅闪存的顶部源线耦合的方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种用于实现自对准分离栅闪存的顶部源线耦合的方法。

背景技术

闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。

一般而言，闪存为分离栅结构或堆叠栅结构或两种结构的组合。分离栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分离栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。自对准结构的分离栅闪存则在分离栅闪存的基础上进一步优化了工艺，降低了成本，自0.25微米以来该闪存在中低密度市场上占有重要的位置。

随着子对准分离栅闪存单元关键尺寸的缩减，编程效率和编程串扰成为制约技术发展的主要因素。针对这些问题，顶部源线耦合是一种有效的方法，其通过在浮栅的上部引入额外的耦合氧化层和耦合多晶硅层，多晶硅层与源线连接在一起，在编程的时候，该多晶硅层从浮栅的上部提供额外的耦合电压，以提高浮栅的电势，也就是提高了浮栅和硅衬底之间的垂直电场，让沟道热电子更容易从衬底隧穿栅氧到达浮栅，这样就提高了编程效率。在保证编程性能的前提下，该结构可以让编程时源线的电压适度的降低，这样对非选中的单元降低了源漏之间的电压，减少了沟道漏电流，相应地降低了编程串扰。

图1至图5示意性地给出了根据现有技术的自对准分离栅结构闪存单元的涉及到本发明的制造过程，本发明环节之前和之后的制造过程与现有技术完全一致，故不列出。

如图1至图5所示，根据现有技术的分离栅结构闪存单元的制造过程包括：

在衬底1上依次生长热氧化层2、多晶硅浮栅层4和氮化硅硬掩模层，通过光刻和蚀刻去除中间部分的氮化硅层(留下第一氮化硅侧壁31、第二氮化硅侧壁32)，以形成凹槽并露出浮栅表面；通过各向同性的蚀刻呈弧形的多晶硅浮栅表面，如图1所示。

在图1的基础上沉积氧化层，通过各向异性的蚀刻形成自对准的初始隔离层侧墙；即两侧的第一初始隔离层侧墙51和第二初始隔离层侧墙52，如图2所示。

在图2的基础上进行多晶硅蚀刻(具体地说，对多晶硅浮栅层4和热氧化层2进行刻蚀)，露出中间将要形成源线部分的衬底，如图3所示。

在图3的基础上沉积氧化层2，通过各向异性的蚀刻形成自对准的源线隔离层侧墙；即两侧的第一源线隔离层侧墙61和第二源线隔离层侧墙62。如图4所示。

在图4的基础上沉积多晶硅层，通过化学机械研磨和回蚀刻形成源线7，如图5所示。

但是，图1至图5所示的根据现有技术的分离栅结构闪存单元仅通过源线的结对浮栅耦合编程的高压，很难在0.13微米及以下技术节点保证器件性能。

发明内容

本发明所要解决的技术问题是提供一种能够实现自对准分离栅结构闪存单元的顶部源线耦合的方法，该方法能够维持耦合多晶硅层的高度，以确保其和源线的充分连接。

为了实现上述技术目的，根据本发明，提供了一种用于自对准分离栅闪存的顶部源线耦合的方法，其包括：在衬底上依次沉积氧化物层、多晶硅浮栅和氮化硅硬掩模层，对氮化硅硬掩模进行光刻和刻蚀形成凹槽以露出浮栅表面；

在对浮栅的各向同性刻蚀以形成弧形表面后，对在凹槽内的氮化硅硬掩模层侧壁上分别形成第一初始氧化隔离物和第二初始氧化隔离物；

在氮化硅硬掩模层的表面、第一初始氧化隔离物和第二初始氧化隔离物的表面以及凹槽底面上沉积耦合氧化物层；

在耦合氧化物层上沉积第二多晶硅层；

在第二多晶硅层上沉积附加氧化物层；

对附加氧化物层进行各向异性刻蚀，从而在第二多晶硅层侧分别形成第一附加氧化物侧壁和第二附加氧化物侧壁；

对第二多晶硅层进行刻蚀，从而形成第一多晶硅侧壁和第二多晶硅侧壁。

以该多晶硅侧壁为掩模蚀刻暴露部分的多晶硅浮栅，以露出将要形成源线部分的衬底；

沉积氧化物层，进行蚀刻以形成附加在多晶硅侧壁的隔离层。