[发明专利]半导体器件制造方法

说明书

本发明提供了一种应力半导体制造方法。在本发明的方法中，在NMOS区域形成经过氮等离子体处理的张应力层，由于经过氮等离子体处理的张应力氮化硅在DHF中的腐蚀速率较未经处理的张应力氮化硅大幅减小，这样，在之后的虚设栅极去除工艺中，NMOS区域的张应力氮化硅仅有小部分被腐蚀去除，而大部分得以保存，能够向沟道提供足够的应力，并且避免了后续步骤中器件结构可能受到的不良影响，从而保证了器件结构的完整，实现了后栅工艺与双应变应力层的工艺集成。

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。

背景技术

半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL，dual stressliner)技术与常规工艺兼容性高、成本较低，因此，被各大半导体厂商所采用。

DSL技术，指的是在不同类型的MOSFET区域，形成分别具有张应力和压应力的应力层，通常，在NMOS区域形成张应力层，在PMOS区域形成压应力层。参见附图1，图为采用了DSL技术的CMOS制造工艺中的一个步骤。其中，在衬底1上，形成有NMOS 2和PMOS3，不同MOS晶体管被STI结构4隔离开。NMOS 2包括NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS 3包括PMOS虚设栅极8及其虚设栅极绝缘层7，虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，虚设栅极通常为多晶硅或非晶硅栅极，虚设栅极绝缘层通常为氧化硅层，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。NMOS 2之上覆盖有张应力层9，PMOS 3之上覆盖有压应力层10，应力层材料通常为氮化硅。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。接着，在此后的步骤中，参见附图2，需要进行CMP工艺，平坦化器件结构，打开虚设栅极。为了避免CMP打开虚设栅极顶部硬掩模时可能在源漏区上方出现凹碟(dish)现象(若出现凹碟现象，则后续沉积高K金属栅以及CMP将会导致高K金属栅残留在凹碟内，从而造成器件电学性能不稳定)，在器件间距较大时，可以使该步骤CMP一直进行到研磨停止层，也即覆盖在源漏区域正上方的张应力层9和压应力层10的上表面，参见附图2中的情形；在器件间距较小时，需要在应力层上沉积一定厚度的TEOS(未图示)，然后进行CMP。这样，就暴露出了虚设栅极，可以先后去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽。虚设栅极绝缘层通常为氧化硅，去除方式是DHF湿法腐蚀，具体而言，在室温下(23摄氏度)，1∶100的DHF腐蚀氧化硅的速率为30±1埃/分钟，但是，与此同时，张应力氮化硅在此条件的DHF中腐蚀速率为498埃/分钟，远大于氧化硅在DHF中的腐蚀速率，因此，在去除虚设栅绝缘层的时候，张应力氮化硅也会被去除部分甚至全部，参见附图3，图中张应力层9被大量消耗，而压应力层10由于腐蚀速率非常低，在此情形下为19埃/分钟，损失很少。因而，由于应力层损失，导致了DSL集成失败。另外，对于器件上沉积有TEOS的情形，虽然CMP后覆盖在应力层上的TEOS会保护应力层避免腐蚀，但是，由于TEOS在DHF中的腐蚀速率也比较高，在去除虚设栅极绝缘层的过程中，TEOS存在被DHF完全腐蚀掉的危险，这样就会使下面的张应力氮化硅暴露在DHF的环境中从而造成张应力氮化硅被腐蚀的情况。

因此，需要提供一种新的应用于CMOS后栅工艺的双应变应力层的集成方法，能够克服上述缺陷，使应力层提供足够的应力的同时，确保器件结构的完整。

发明内容

本发明提供一种晶体管的制造方法，利用氮等离子体处理张应力层，避免了现有技术中张应力层损失的缺陷。

根据本发明的一个方面，本发明提供一种半导体器件制造方法，其包括如下步骤：