[发明专利]用于孔图案化的掩模图案和制造半导体器件的方法

说明书

相关申请的交叉引用

本申请要求2012年6月15日提交的申请号为10-2012-0064472的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种用于孔图案化的掩模图案以及利用所述掩模图案制造半导体器件的方法。

背景技术

在DRAM制造工艺中，由于利用30nm或30nm以下的参数的孔图案化工艺低于扫描器的分辨率，所以可以通过沿彼此交叉的方向分别执行间隔件图案化技术（spacer patterning technology，SPT）工艺两次来限定孔。孔图案化工艺可以包括用于限定接触孔或形成储存节点的孔的工艺。孔图案化工艺在单元矩阵区内执行。

间隔件图案化工艺可以是正SPT（PSPT）工艺或负SPT（NSPT）工艺。正SPT（PSPT）工艺是一种使用间隔件图案作为刻蚀掩模的工艺。负SPT（NSPT）工艺是如下的一种工艺：在间隔件图案之间填充刻蚀掩模物质，去除间隔件图案以及使用刻蚀掩模物质作为刻蚀掩模。

针对孔图案化，可以执行正SPT（PSPT）工艺两次，或可以执行负SPT（NSPT）工艺两次。

在执行正SPT（PSPT）工艺两次的情况下，由于外围区被完全开放，所以可以使用覆盖外围区的外围邻近掩模（periphery-close mask，PCM）。然而，因为覆盖（overlay，O/L）余量不充分，所以在单元矩阵区的边缘区中会出现不好的图案化。相反地，在执行负SPT（NSPT）工艺两次的情况下，尽管不需要PCM，但是因为形成在外围区中的刻蚀掩模的结构复杂，所以图案化困难。

由于正SPT（PSPT）工艺具有外围区完全开放的结构，所以可以通过采用PCM来防止外围区的刻蚀。然而，由于在PCM与单元矩阵区之间的覆盖可能会不充分，可能会以不期望的方式部分地限定出或限定出孔。这里，即使限定出了孔，也可能会形成不好形状的孔。这些孔可能在随后的工艺中不开放或导致不好的图案。

发明内容

本发明的实施例涉及一种掩模图案以及利用所述掩模图案制造半导体器件的方法，所述掩模图案可以在不采用覆盖外围区的掩模（PCM）的情况下，防止单元矩阵边缘区的不好的图案化。

根据本发明的一个实施例，一种制造半导体器件的方法可以包括以下步骤：在包括第一区和第二区的衬底之上形成刻蚀目标层；在刻蚀目标层之上形成硬掩模层；在硬掩模层之上形成第一刻蚀掩模，其中，所述第一刻蚀掩模包括多个线图案和形成在线图案之上的牺牲间隔件层；在第一刻蚀掩模之上形成第二刻蚀掩模，其中，所述第二刻蚀掩模包括网型图案和覆盖第二区的阻挡图案；去除牺牲间隔件层；通过利用第二刻蚀掩模和第一刻蚀掩模刻蚀硬掩模层，来形成具有多个孔的硬掩模层图案；以及通过利用硬掩模层图案作为刻蚀掩模来刻蚀所述刻蚀目标层，在第一区中形成多个孔图案。

根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：在包括第一区和第二区的衬底之上形成刻蚀目标层；在刻蚀目标层之上形成硬掩模层；在硬掩模层之上形成第一刻蚀掩模，所述第一刻蚀掩模包括与多个第二线图案交替设置的多个第一线图案；在第一刻蚀掩模之上形成第二刻蚀掩模，其中，所述第二刻蚀掩模包括多个第三线图案和阻挡图案，所述多个第三线图案沿与第一线图案和第二线图案交叉的方向延伸，所述阻挡图案覆盖第二区；通过利用第二刻蚀掩模和第一刻蚀掩模刻蚀硬掩模层，来形成具有多个孔的硬掩模层图案；以及通过利用硬掩模层图案作为刻蚀掩模来刻蚀所述刻蚀目标层，在第一区中形成多个孔图案。

根据本发明的另一个实施例，一种适用于单元阵列区中的孔图案化的掩模图案包括：多个上层线图案，所述多个上层线图案沿与下层线图案交叉的方向延伸，其中，所述多个上层线图案在垂直方向上位于比所述多个下层线图案高的层；以及阻挡图案，所述阻挡图案覆盖所述单元矩阵区的边缘区。

附图说明

图1A至图1K是示出根据本发明的第一实施例的制造半导体器件的方法的平面图。

图2A至图2K是分别沿着图1A至图1K的线A-A’截取的截面图。

图3A至图3K是分别沿着图1A至图1K的线B-B’截取的截面图。

图4A至图4L是示出根据本发明的第二实施例的制造半导体器件的方法的平面图。

图5A至图5L是分别沿着图4A至图4L的线A-A’截取的截面图。

图6A至图6L是分别沿着图4A至图4L的线B-B’截取的截面图。