[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生着重大的变革，半导体集成电路芯片的工艺制作利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以介质层作为隔离各金属内连线的介电材料。互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管（FET）的器件，然后在BEOL（集成电路制造后段制程）中形成互连结构，其中BEOL中关键的工艺是沉积，包括：在各种电接触之间，尤其是在FEOL（集成电路制造前段制程）各步骤过程中制造的半导体之间产生电互连网络。

随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作的影响也日益突出。对于28nm及以下技术节点的互连来说，整体（AIO-All In One）刻蚀后对低k材料的损伤，线宽粗糙度的增加，纵横比的增加等因素影响了器件的稳定性、可靠性，进一步限制了集成电路性能的提高。

现有技术中公开了一种通过硬掩膜刻蚀的方法，如图1A所示，在提供的半导体衬底（未示出）上形成刻蚀停止层100，在刻蚀停止层上低k介质层101，在低k介质层上形成氮化钛（TiN）晶体硬掩膜层102，在氮化钛晶体硬掩膜层102上形成底部抗反射涂层103和具有图案的光刻胶104。

如图1B中所示，刻蚀底部抗反射涂层103和硬掩膜层102，然后去除光刻胶104和底部抗反射涂层103，形成具有图案的硬掩膜层105暴露出低k介质层。如图2C所示，通过具有图案的硬掩膜层105整体刻蚀（AIO刻蚀）低k介质层101和硬掩膜层105，形成具有锥形沟槽的硬掩膜层106和沟槽结构107。

然而随着半导体器件集成度的持续增加以及与其相关的临界尺寸的持续减小，其条宽粗糙度和横纵比却维持不变或更大，尤其是在28nm及其以下工艺中，影响器件的电性能和使得后道互连工艺的难度越来越大，如Gap-fill（填充）工艺，同时在刻蚀后造成低k介质层的等离子体损伤。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤，在提供的半导体衬底上形成刻蚀停止层；在所述刻蚀停止层上形成低k介质层；在所述低k介质层上形成硬掩膜层；在所述硬掩膜层上形成金属玻璃硬掩膜层；在所述金属玻璃硬掩膜层上形成底部抗反射涂层和图案化的光刻胶；所述硬掩膜层和所述金属玻璃硬掩膜层构成金属硬掩膜层。

优选地，所述硬掩膜层材料为氮化钛、氮化铝或氮化硼。

优选地，所述金属玻璃硬掩膜层材料为Al_xM_1-x，其中M为Cr、Ti、Zr、Ni或Cu。

优选地，所述金属玻璃硬掩膜层的制备方法为固化反应方法。

优选地，所述固化反应方法包括交替沉积多层Al层和M层，然后进行一退火步骤。

优选地，所述退火的温度低于所述金属玻璃硬掩膜层中玻璃变相的温度。

优选地，所述金属玻璃硬掩膜层的制备方法为共溅射。

优选地，所述金属玻璃硬掩膜层中x为0.5%～0.95%。

优选地，所述硬掩膜层和所述金属玻璃硬掩膜层的厚度均小于5nm。

优选地，所述金属玻璃硬掩膜层还包括Cr、Zr、Ni、Cu、Fe、Pt、Si、P和N中一种或几种。

优选地，依次刻蚀所述金属玻璃硬掩膜层和所述硬掩膜层。

优选地，刻蚀所述硬掩膜层后，所述金属硬掩膜层顶部形成锥形沟槽结构。

优选地，所述金属硬掩膜层的锥形沟槽结构在整体刻蚀后进一步的增大。

综上所示，本发明的方法通过金属硬掩膜对低k介质层的刻蚀，降低了对低k介质层的损伤，金属硬掩膜层较低的条宽粗糙度和较低的纵横比，有助于集成电路制造后端制程中的填充工艺，增强了器件的稳定性、可靠性，进一步提高了集成电路性能。

附图说明