[发明专利]用于沟槽器件的集成的栅流道和场植入终端

说明书

技术领域

本发明涉及用于沟槽器件的集成的栅流道（gate runner）和场植入终端。

背景技术

已知的晶体管装置可以被构造为以相当高的电压处理相当大的电流。可称为功率器件的这种晶体管器件装置可以包括例如双极场效应器件，双极场效应器件包括例如绝缘栅双极晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）等。这些晶体管器件可以被构造成具有各种特征，诸如低导通电阻、快速切换速度、切换操作过程中的低电流消耗、各种栅结构固有的相对低的电容等。

尽管在晶体管器件技术中具有显著进步，但对于较高电流等级的其中一个限制因素是击穿电压，特别是在边缘终端区域中。因为半导体结可能具有一些非理想的特征（例如，有限边界、变化（诸如弯曲）），可以采用边缘终端技术，例如，以使可能不利地影响击穿电压的其它高集中度电场线迁移。遗憾的是，晶体管器件中包括的多种已知的终端结构会占据器件芯片区域（die area）的主要部分，可能制造昂贵，并且可能在半导体器件内造成机械应力/应变。因此，存在对于系统、方法和装置的需要以解决现有技术的不足并且提供其它新的和新颖的特征。

发明内容

在一个通常的方面，一种装置可包括形成在基板的外延层内的多个沟槽金属氧化物半导体场效应晶体管（MOSFET）器件以及布置在所述多个沟槽MOSFET器件周围且布置在外延层内的栅流道沟槽。该装置还可包括通过阱植入（well implant）限定的且布置在栅流道沟槽周围的漂浮场植入部（floating-field implant，浮置场植入部）。

在另一个通常的方面，一种装置可包括形成在基板的外延层内的多个沟槽半导体器件以及布置在所述多个沟槽半导体器件周围且布置在外延层内的栅流道沟槽。该装置还可包含布置在栅流道沟槽内且具有凹部的多晶硅材料。

并且又一个通常的方面，一种方法可包括在基板的外延层的漂浮场区内形成第一掺杂区，以及在外延层的有源区内形成第二掺杂区的至少一部分。该方法还可包括在外延层的栅流道区内限定栅流道沟槽。外延层的栅流道区可布置在外延层的有源区与外延层的漂浮场区之间。

在附图中以及下面的描述中阐述一个或多个实施例的细节。其它特征将从描述和附图中以及从权利要求中显而易见。

附图说明

图1是示出了包括几个区的半导体芯片的框图。

图2是与沟槽栅流道集成在一起的一组漂浮场植入部的俯视图，该沟槽栅流道具有布置在沟槽内的至少一部分。

图3A至图3E是示出用于制造包括漂浮场植入部和沟槽栅流道的半导体芯片的方法的截面图。

图4是示出包括已被抛光的绝缘层的半导体芯片的截面图。

图5是示出具有已被抛光的绝缘层的另一半导体芯片的截面图。

图6是示出用于形成半导体芯片的栅流道沟槽以及多个掺杂区的过程的示图。

具体实施方式

图1是示出了包括几个区的半导体芯片192的框图。半导体芯片192具有漂浮场区110、栅流道区120、以及有源区130。如图1中所示，栅流道区120布置在漂浮场区110与有源区130之间。

有源区130可包括半导体器件132。在一些实施方式中，半导体器件132可电耦接到多个其它的半导体器件（未示出）。在一些实施方式中，半导体器件132可被构造成作为单个半导体器件操作或者作为单个半导体器件与多个其它的半导体器件共同操作。在一些实施方式中，半导体器件132可称作有源器件。

在一些实施方式中，半导体器件132（或者另外的半导体器件）可以例如是任何类型的功率金属氧化物半导体场效应晶体管（MOSFET）。在一些实施方式中，半导体器件132（或者另外的半导体器件）可以例如是沟槽MOSFET器件、沟槽双扩散金属氧化物半导体（DMOS）器件、UMOS器件等。在一些实施方式中，半导体器件132可以是任何类型的垂直定向的功率器件。在一些实施方式中，半导体器件132（或者另外的半导体器件）可以不是沟槽型器件（例如，具有或利用沟槽结构的器件）。

栅流道区120可包括布置在沟槽内的栅流道122。在一些实施方式中，栅流道122因为布置在沟槽内，因此可称作沟槽栅流道。在一些实施方式中，设置有沟槽栅流道122的沟槽可以利用与用于形成半导体器件132的一个或多个沟槽（其可以称作器件沟槽）的相同的沟槽工艺而形成。在一些实施方式中，沟槽栅流道122可具有布置在多个沟槽（未示出）内的部分。