[发明专利]一种应用于MOSFET电学仿真的PSP应力模型

说明书

技术领域

本发明属于集成电路领域，尤其涉及一种应用于MOSFET电学仿真的PSP应力模型。

背景技术

随着半导体器件特征尺寸日益减小并进入纳米级别，版图面积不断缩小，对器件引入了应力并影响其电学性能，使MOSFET的电学特性发生变化，进而改变了器件的输出特性。对集成电路设计领域中的设计者而言，在设计时就考虑应力对电路性能的影响已经非常必要。因此，一种具有精确应力模型参数的SPICE模型能够像普通SPICE模型为集成电路设计工程师预测器件电学特性一样预测不同应力条件下的器件电学特性。通过将应力参数以子电路的形式引入到PSP SPICE模型平台上来建立应力模型，这样可以对设计好的电路进行应力分析和仿真，从而减少芯片面积并降低成本。

PSP模型是目前业界对22nm-130nm标准工艺MOSFET进行建模时应用最广泛的模型。PSP模型由宾夕法尼亚大学和飞利浦实验室联合开发，是一个将面向数模和射频电路设计的表面势模型。在2005年，紧凑模型委员会将PSP模型定位第三代MOSFET紧凑模型行业标准，它在模拟和射频电路的建模、作为统计模型建模基础等方面都具有明显的优势。PSP SPICE模型提供了综合通用应力模型模块，我们在原有模型的基础上建立完善的版图相关应力模型完全符合目前业界最近广泛提倡的DFR(可靠性设计，Design For Reliability)理念，考虑了更多版图相关的LPE(版图邻近效应，Layout Proximity Effect)效应因素，对于整个芯片的设计来说，无疑具有重大的意义。无论对于提高集成电路产品的可靠性进而提升成品率亦或是降低整个芯片设计的风险与成本而言都意义重大。

在纳米级的电路中，应力技术已成为提高CMOS性能不可缺少的一部分。从工艺角度来讲，人为地引入应力，如采用STI(浅沟槽，Shallow Trench Isolation)、embedded SiGe(嵌入式锗硅技术)、DSL(双重应力衬里，Dual Stress Liner)和SMT(应力衬里技术，StressMemorization Technique)等工艺技术，提高器件性能。但同时还存在一些无意的应力，它们大多和版图的布局相关，而版图相关的应力来源主要是LPE效应。对于现今纳米级节点的电路来说，版图相关参数对MOSFET电性能的影响不可忽视，随着电路尺寸的不断缩小，这些参数对于MOSFET的性能，诸如MOSFET的平带电压和载流子的迁移率都产生了不小的影响，因此需要提供准确的模型来模拟版图相关的应力效应。

发明内容

本发明所解决的技术问题在于提供一种22nm-130nm标准工艺MOSFET的PSP应力模型，其具有清晰的物理意义及高度的准确性，能够对一定应力条件下不同版图特征的MOSFET电学特性进行模拟。

本发明提供一种应用于MOSFET电学仿真的PSP应力模型，在标准的PSP模型基础上，引入了产生应力的版图参量作为实体参数；增加了版图参数和影响系数，所述版图参数为表示各版图参量有效值的拟合参数，所述影响系数为表示各版图参量对PSP模型基本参数中与尺寸无关的平带电压V_fb0和零电场下迁移率μ0影响程度的拟合参数；以及提供了根据所述版图参量确定晶体管饱和阈值电压V_tsat和饱和漏极电流I_dsat的变化特性的方法。本发明在所述标准的PSP模型基础上考虑了所述版图参量对与尺寸无关的平带电压V_fb0和零电场下迁移率μ0的影响；并重新定义所述与尺寸无关的平带电压V_fb0和所述零电场下迁移率μ0。

其中，所述版图参量为设计的版图尺寸，包括：相邻栅极间距dps，相邻接触孔与栅极间间距dpcs和浅沟槽长度dsts。