[发明专利]CMOS制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种CMOS器件源漏选择性外延的集成方法。

背景技术

从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain ChannelEngineering)起到了越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。例如，在90nm工艺中，采用嵌入式S iGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT^×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT^×2)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(Stress Proximity Technique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT^×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。

另一方面，32nm以下工艺中，源漏接触电阻在整个器件的电阻中所占比例越来越大，严重制约了器件性能提高。为了减小源漏接触电阻，通常采取的方法是在源漏区上外延生长形成抬升的源漏区，或者在接触区域形成金属硅化物。具体应用在前述应力沟道工程的基础上，不仅要对于PMOS区的源漏选择性外延SiGe，还要对于NMOS区的源漏选择性外延Si或者Si：C。这种NMOS、PMOS均外延抬升的制造方法通常是利用掩模或盖帽层，先在其中一种MOSFET区域刻蚀形成源漏沟槽并选择性外延形成一种材料的抬升源漏，随后沉积第二掩模或盖帽层，再在另一种MOSFET区域刻蚀形成源漏沟槽并选择性外延形成另一种材料的抬升源漏。此种制作方法利用两次掩模分别刻蚀、外延，需要的工序复杂，成本较高、耗时较多，且容易带来可靠性问题。

发明内容

由上所述，本发明的目的在于提供一种能低成本、高效的源漏选择性外延的CMOS制造方法。

为此，本发明提供了一种CMOS制造方法，包括：在衬底上NMOS区域和PMOS区域形成栅极堆叠结构；在栅极堆叠结构周围形成栅极侧墙；在衬底上NMOS区域和PMOS区域形成第一源漏抬升区；选择性刻蚀PMOS区域衬底，在栅极侧墙两侧形成源漏沟槽；在源漏沟槽中形成第二源漏抬升区。

其中，栅极堆叠结构是假栅极堆叠结构，包括垫氧化层和假栅极材料层，假栅极材料层包括多晶硅、非晶硅、微晶硅、非晶锗及其组合。

其中，选择性外延生长以形成第一源漏抬升区和/或第二源漏抬升区。

其中，选择性刻蚀PMOS区域衬底的步骤进一步包括：形成保护层，覆盖NMOS区域的第一源漏抬升区，而暴露PMOS区域；刻蚀PMOS区域暴露的第一源漏抬升区以及衬底，形成源漏沟槽。

其中，源漏沟槽的剖面形态包括矩形、梯形、倒梯形、Σ形、D形、C形及其组合。

其中，形成第二源漏抬升区之后还包括形成盖层。

其中，第一源漏抬升区包括Si、Si：C。

其中，第二源漏抬升区包括SiGe、SiGe：C。

其中，盖层包括Si。

其中，保护层包括氮化硅、氧化硅及其组合。

依照本发明的CMOS制造方法，先全局选择性外延生长NMOS抬升源漏，后选择性刻蚀、外延生长PMOS抬升源漏，减少了工艺步骤，降低了成本，提高了器件的可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图5为依照本发明的CMOS制造方法各步骤的剖面示意图；以及

图6为依照本发明的CMOS制造方法的示意性流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能低成本、高效的源漏选择性外延的CMOS制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。