[发明专利]可变的同步时钟分频电路

说明书

技术领域

本发明涉及时钟分频电路领域，特别是涉及一种可变的同步时钟分频电路。

背景技术

数字集成电路越来越广泛的被应用于现实生活当中，小到家用电器、智能卡系统，大到计算机图形处理，电子通信以及大型处理器等等，它都在其中占有重要的地位。随着时代的发展，人们对数字电路的性能要求越来越高，如面积，功耗，功能多样性等等。

时钟是数字电路的重要组成部分，只要是时序电路，就离不开时钟，因此，时钟设计是现在越来越复杂的多功能数字电路的基础，它直接影响着数字电路的性能，特别是速度和功耗。时钟频率越高，电路速度越快；时钟结构越干净，时钟树延时越短，在其他条件不变的情况下电路的功耗相应的就会越小。

在时钟电路中，分频电路是比较常见的一种电路，几乎大部分数字电路都需要把原始的高频时钟分频为低频时钟，以供其他不同部分的电路使用。因此，分频电路的结构，对提高芯片性能也有着积极的作用，一个好的分频电路，对电路性能要求越来越高的芯片设计来说，至关重要。

发明内容

本发明要解决的技术问题是提供一种可变的同步时钟分频电路，可以进行任意整数分频，并在一定范围内可以配置分频倍数。

为解决上述技术问题，本发明的可变的同步时钟分频电路，包括：

一时钟计数器，其时钟输入端输入源时钟，其复位端输入异步复位信号，用于对输入的源时钟个数进行计数；

一分频倍数配置寄存器，用于寄存时钟分频倍数；

一比较器，其一输入端与所述时钟计数器的寄存器的输出端相连接，另一输入端与所述分频倍数配置寄存器的输出端相连接，其输出端输出门控逻辑的使能信号；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，所述门控逻辑的使能信号无效；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者相等时，所述门控逻辑的使能信号有效；

一门控逻辑电路，其数据输入端与所述比较器的输出端相连接，其使能端与所述时钟计数器的时钟输入端相连接，输入源时钟；当所述门控逻辑的使能信号无效时，该门控逻辑电路关闭；当所述门控逻辑的使能信号有效时，该门控逻辑电路将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。

本发明可以进行任意整数分频，并在一定范围内可以配置分频倍数；同时，利用同步时钟分频电路的特点，并加上一个门控逻辑，既可以去除时钟上因异步复位引入的毛刺，也可以减少时钟树上的延时。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是现有的同步分频电路原理图；

图2是改进后的同步时钟分频电路原理图；

图3是门控逻辑电路实施例一原理图；

图4是门控逻辑电路实施例二原理图。

具体实施方式

参见图1，现有的同步分频电路由一个时钟计数器Counter构成，假定源时钟为clk，异步复位信号为rst，需要对源时钟clk进行2ⁿ分频，其中n为正整数；那么时钟计数器Counter的寄存器的位宽为n，其第m位寄存器输出Counter[m]则为2^（m+1）分频时钟，对应的第0位、第1位、第m位以及最高位n-1位寄存器，分别为2分频、4分频、2^(m+1）分频以及2ⁿ分频信号。这种同步分频电路器结构简单，很容易实现，但是也有以下缺点：

1、只能进行2的指数倍数分频，即2分频、4分频、8分频等等，不能进行其他的倍数分频，如3分频、6分频、9分频等等。

2、时钟分频电路属于时钟树上面的一部分，在后端实现的时候，时钟树会穿过时钟分频电路的寄存器，使时钟延时加大。

3、当时钟分频电路在设计上需要一个异步复位信号对其进行复位时，会在每个分频时钟上引入一个因异步复位导致的毛刺，使时钟质量下降，更有甚者，可能导致功能失效。

图2是在图1所示同步分频电路结构基础上进行改进的同步时钟分频电路，在原来的时钟计数器的基础之上，增加了一个分频倍数配置寄存器、一个比较器和一个门控逻辑电路。

所述时钟计数器Counter的寄存器的输出端与所述比较器的一输入端相连接，所述分频倍数配置寄存器的输出端与所述比较器的另一输入端相连接，所述比较器的输出端与所述门控逻辑电路的数据输入端相连接，所述时钟计数器Counter的时钟输入端与所述门控逻辑电路的使能端相连接。所述比较器的输出端输出门控逻辑的使能信号enable。