[发明专利]一种铜互连结构及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种铜互连结构及其形成方法。 

背景技术

随着CMOS晶体管尺寸不断地缩小，在高效率，高密度集成电路中的晶体管数量上升到几千万个，这些数量庞大的有源元件的信号集成需要多大十层以上的高密度金属连线，然而这些金属互连线带来的电阻和寄生电容已经成为限制这种高效集成电路的主要因素，因此，半导体工业已经从原来的铝互连工艺逐渐发展为金属铜互联。在目前的铜互连工艺中，在大面积电镀铜之前均需要事先利用PVD工艺沉积扩散阻挡层Ta/TaN和铜籽晶层，一方面起到防止铜扩散的作用，另一方面，增强铜与介质的粘附性。但是当芯片的特征尺寸变为45nm或者更小时，扩散阻挡层和铜籽晶层的等比例缩小将面临严重困难。首先，籽晶层必须足够薄，这样才可以避免在高深宽比结构上电镀铜时出现顶部外悬结构，防止产生空洞；但是同时它又不能太薄。其次，扩散阻挡层如果减薄到一定厚度，将失去对铜扩散的有效阻挡能力。 

发明内容

本发明的目的在于提供一种用于铜互连结构及其形成方法，通过替换扩散阻挡层材料，减薄扩散阻挡层厚度，降低薄膜电阻率，简化工艺步骤。 

为解决上述问题，本发明提供了一种用于铜互连的形成方法，其特征在于，包括： 

提供半导体衬底，所述半导体衬底上形成有介质层；

刻蚀所述介质层，形成暴露衬底的沟槽；

在所述沟槽底部，侧壁及所述介质层表面形成一层钌扩散阻挡层；

在表面形成有钌扩散阻挡层的所述沟槽内填充金属铜；

去除所述沟槽外的钌扩散阻挡层及金属铜。

可选的，所述钌扩散阻挡层采用原子层沉积工艺形成。 

可选的，沉积所述钌扩散阻挡层的工艺温度是150℃~200℃。 

可选的，沉积所述钌扩散阻挡层的反应气体为Ru3（CO）12和载气CO。 

可选的，所述钌扩散阻挡层的厚度为5nm~10nm。 

可选的，在所述沟槽内填充金属铜所使用的工艺是电镀。 

可选的，所述介质层自下而上依次包括刻蚀阻挡层与超低K电介质材料层。 

为了达到上述目的，本发明还提出一种铜互连结构，包括： 

半导体衬底，所述半导体衬底上形成有介质层，所述介质层中形成有沟槽，暴露出所述半导体衬底；

钌扩散阻挡层，形成在所述沟槽底部及侧壁；

铜金属层，填充于所述沟槽内。

可选的，所述钌扩散阻挡层的厚度为5nm~10nm。 

可选的，所述介质层自下而上依次包括蚀阻挡层与超低K电介质材料层。 

可选的，所述刻蚀阻挡层的材料为SiCN。 

可选的，所述的超低k电介质材料层的材料为SiCOH。 

在本发明所提供得一种铜互连结构及其形成方法中，采用钌薄膜代替现有的Ta/TaN薄膜作为扩散阻挡层，在减薄扩散阻挡层厚度的同时，可以实现铜的无籽晶层电镀，简化了工艺步骤。此外，利用原子层沉积（ALD）工艺形成的钌薄膜在高深宽比的结构中具有100%台阶覆盖率，所形成的薄膜具有更高的质量和更低的电阻率。 

附图说明

图1为本发明铜互连结构形成方法的一个较佳实施例的流程示意图； 

图2至图5为采用图1所示步骤形成铜互连结构的剖面结构示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。 

本发明利用示意图对具体结构及方法进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。 

图1为本发明铜互连结构形成方法的一个较佳实施例的流程示意图； 

如图1 所示，执行步骤S01，在半导体衬底上依次形成刻蚀阻挡层与超低K电介质材料层；

执行步骤S02，刻蚀所述刻蚀阻挡层与超低K电介质材料层，形成暴露衬底的沟槽；

执行步骤S03，在所述沟槽内形成一层钌扩散阻挡层；

执行步骤S04，在表面形成有钌扩散阻挡层的所述沟槽内填充金属铜；

执行步骤S05，去除沟槽外多余的钌扩散阻挡层及金属铜；

图2至图5为采用图1所示步骤形成铜互连结构的剖面结构示意图。以下将结合图2至图5，详细说明本发明铜互连结构的形成方法。