[发明专利]一种制造场效应晶体管的方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种制造场效应晶体管的方法。

背景技术

随着晶体管的器件尺寸的不断缩小，本征参数（诸如导通电流、截止电流、阈值电压等）的波动对器件性能的影响越来越显著，尤其是在波动的余量由于供应电压的降低以及每芯片上晶体管数量的增加而缩减的情况下。研究表明，线边缘粗糙度（line edge roughness，LER），又称为栅极边缘粗糙度，是造成本征参数波动的一个原因。无论是前栅或后栅工艺集成方案，均存在刻蚀诸如Si₃N₄的硬掩模材料和诸如多晶硅或金属的栅极材料而形成栅极堆叠的步骤，在这样的步骤中，在诸如Si₃N₄的硬掩模材料和诸如多晶硅或金属的栅极材料中的颗粒的大小在光刻和刻蚀时会影响栅极导体层线均匀性的线边缘粗糙度。

在前些年，LER并没有引起过多的担忧，因为晶体管的临界尺寸比粗糙度大几个数量级。然而，近年来，随着器件尺寸的进一步缩小，线边缘粗糙度（即栅极边缘粗糙度）并没有相应地减小，而是相比栅极长度越来越大，从而变成了造成器件性能波动的最显著的因素之一。

发明内容

为了解决上述问题，本发明包括一种制造场效应晶体管的方法，其特征在于包括如下步骤：

提供半导体衬底；在所述半导体衬底上形成单晶层；刻蚀所述单晶层以形成至少一个单晶堆叠；形成环绕所述至少一个单晶堆叠的栅极侧墙；在栅极侧墙两侧的衬底中形成源漏区；沉积层间介质层并平坦化直到露出所述单晶堆叠的表面；刻蚀去除所述至少一个单晶堆叠，并在得到的至少一个栅极沟槽中依次形成栅极绝缘层以及栅极导体层，从而形成栅极堆叠。

通过本发明的制造方法，使用单晶来代替非晶电介质作为牺牲栅极堆叠的材料，由于单晶材料刻蚀的各向异性特性，可以消除在诸如Si₃N₄的硬掩模材料和诸如多晶硅或金属的栅极材料中的颗粒的大小在光刻和刻蚀时对栅极导体层线边缘粗糙度的影响，故可减轻或消除器件的几何特性与电学特性的波动，进而可以提高电路的性能。

附图说明

通过参考以下描述和用于示出各个实施例的附图可以更好地理解实施例。在附图中：

图1-9示出与根据本发明方法的步骤对应的器件的截面图。

具体实施方式

下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。

另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。

首先提供如图1所示的半导体衬底100。衬底100依照器件用途需要而合理选择，可包括单晶体硅（Si）、绝缘体上硅（SOI）、单晶体锗（Ge）、绝缘体上锗（GeOI）、应变硅（Strained Si）、锗硅（SiGe），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底100优选地为体Si或SOI。

优选地，在衬底100中形成浅沟槽隔离（STI）（未示出）。例如先刻蚀衬底100形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底100，形成STI，其中STI 的填充材料可以是氧化物、氮化物或氮氧化物。