[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制造方法。

背景技术

目前，集成电路已经从60年代的每个芯片上仅几十个器件发展到现在的每个芯片上可包含约10亿个器件，集成电路之所以能飞速发展，光刻技术的支持起到了极为关键的作用。因为它直接决定了单个半导体器件的物理尺寸，因此光刻技术的水平已经成为决定半导体器件集成度的最重要的因素之一。

在光刻的过程中，使用光源照射到光刻胶上使光刻胶曝光，但同时，在光刻胶层的上下表面也会产生反射而产生切口效应和驻波效应。所以在光刻工艺中需要手段来减少反射的发生。

由于器件的尺寸变小，光刻工艺中需要保证一定的焦深（DOF），使用KrF或ArF光源来作为光刻的工艺中的光源，与此对应所使用的光刻胶层必须很薄。由于光刻胶层的厚度大大减小，所以光刻胶层的透光率会增大，衬底的反射率也会增大。这样就导致了较严重的摆线效应，从而引起关键尺寸误差和较严重的驻波效应。

现有技术中也有一些解决以上问题的尝试。

例如使用底部抗反射涂层（BARC）即将抗反射涂层涂覆在光刻胶的底部来减少底部光的反射的手段，虽然该手段能在一定程度上解决减少反射的问题，但是成本较高且不易去除所以还会给以后的刻蚀步骤造成负担。

还例如可显影底部抗反射涂层（DBARC）的手段，但是该手段本身发展的并不成熟还不能在较大的范围内实施。

还例如，使用顶部抗反射涂层（TARC）的手段，该层不会吸收光，而是通过光线之间相位相消来消除反射，该手段在半导体制造过程中大量的使用，虽然可以一定程度上减少摆线效应的出现，但是仍无法很好的解决衬底反射的问题。

所以需要一种工艺来解决上述问题。

发明内容

鉴于以上问题，本发明提供一种半导体器件的制造方法，包括步骤：

a)提供至少具有一个栅极的半导体衬底；b)在所述衬底上执行第一非晶化步骤以形成第一非晶化区域于所述衬底表面；c)在所述第一非晶化区域上和所述栅极上形成光刻胶层；d)图案化所述光刻胶层以定义LDD或源漏极区域；e)对所述衬底执行掺杂剂离子注入；f)去除所述光刻胶层；g）热退火以形成LDD或源漏极。

进一步，其特征在于所述第一非晶化步骤中使用的离子源包括：C、Si、Ge、Sn、Pb或其组合。

进一步，其特征在于所述第一非晶化步骤中所注入离子的剂量为10E15-10E13离子/平方厘米。

进一步，其特征在于所述第一非晶化步骤中离子注入的能量为5keV-100kvV。

进一步，其特征在于步骤e)还包括在掺杂离子注入之前执行的共注入的步骤。

进一步，其特征在于使用C、F或N作为所述共注入步骤中的离子源。

进一步，其特征在于步骤的d)使用的是KrF或ArF光源。

进一步，其特征在于还包括在所述步骤d)之后对所述衬底执行第二非晶化的步骤。

进一步，其特征在于使用B、BF、P、As或In作为形成LDD或源漏极的掺杂剂离子。

进一步，其特征在于所述第一非晶化步骤为一全面离子注入步骤。

本发明运用于导体器件的制造的光刻工艺中，在使用厚度较薄的光刻胶层时，可以不使用底部抗反射涂层来取得减少衬底反射的效果，从而可以避免引起关键尺寸误差的摆线效应和严重的驻波效应，并且可以省略现有技术中去除抗反射涂层的步骤。

在此基础上，还可以对本发明第一非晶化步骤的离子注入的剂量、能量和种类来选择来控制衬底的反射率。

由于非晶化的工艺是现有技术中常用工艺，即本发明的第一非晶化的步骤的实施完全可以借助现有技术中的设备等来实施，所以可以低成本的实施本发明。

附图说明

图1-10是本发明各个工艺步骤的器件剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施方式详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。