[发明专利]LDMOS器件及其制造方法

说明书

技术领域

本申请涉及一种半导体集成电路器件，特别是涉及LDMOS（Laterally Diffused MOS，横向扩散MOS晶体管）器件。

背景技术

LDMOS器件经常被用作功率开关器件。请参阅图1，这是一种现有的n型LDMOS器件的示意图。在p型衬底（或外延层）10中具有横向相邻的p型掺杂区11和n型漂移区12。n型漂移区12的上表面呈水平状。在p型掺杂区11的中间位置具有n型重掺杂源端19。栅氧化层13的一端在n型漂移区12之上，另一端在n型重掺杂源端19之上，中间部分在p型掺杂区11之上。栅氧化层13之上具有栅极14。栅氧化层13和栅极14的两侧具有侧墙15。在n型漂移区12远离p型掺杂区11的一端具有n型重掺杂漏端20。在p型掺杂区11远离n型漂移区12的一端具有p型重掺杂沟道引出端21。栅氧化层13下方的p型掺杂区11是器件的沟道。

如果在图1a的基础上增加一个n阱，该n阱在p型衬底（或外延层）10中，而n型掺杂区11’和p型漂移区12’均在该新增加的n阱中，其余各部分结构相同，但掺杂类型相反，则为非沟道隔离型的p型LDMOS器件。

上述LDMOS器件是非沟道隔离型的，还有一类沟道隔离型的LDMOS器件。如果在图1a的基础上增加一个n阱，该n阱在p型衬底（或外延层）10中，而p型掺杂区11和n型漂移区12均在该新增加的n阱中，其余各部分结构相同，掺杂类型也相同，则为沟道隔离型的n型LDMOS器件。

为了减小功耗，需要LDMOS器件具有尽可能低的导通电阻。因此在器件设计时总是尽可能地减小漂移区的长度（图1a中的尺寸A）、和/或提高漂移区的掺杂浓度，以降低漂移区的串联电阻。LDMOS器件都是高压器件，击穿电压是其重要的特性参数。为了提高击穿电压，需要LDMOS器件尽可能具有较大的漂移区长度和较低的漂移区掺杂浓度。显然，LDMOS器件的导通电阻和击穿电压是一对需要平衡的技术指标，现有的LDMOS器件难以兼顾。

发明内容

本申请所要解决的技术问题是提供一种全新结构的LDMOS器件，可以同时取得较低的导通电阻和较高的击穿电压。

为解决上述技术问题，本申请LDMOS器件在沟道和漏端之间具有第二导电类型的漂移区，所述漂移区的上表面水平，在所述漂移区之上具有至少一块第二导电类型的外延漂移区，所述外延漂移区仅分布在所述漂移区靠近沟道一侧的上方；

所述第一导电类型、第二导电类型分别是p型、n型；或者相反。

在一个实施例中，所述外延漂移区的上表面呈水平状。

在另一个实施例中，所述外延漂移区的上表面呈阶梯状，且在从沟道到漏端的方向上该外延层的厚度单调递减（不是严格单调递减）。

在两个实施例中，外延漂移区均可以是一块或多块。当具有多块外延漂移区时，它们之间可以紧挨着，也可以相距一段距离。

所述外延漂移区如果是n型掺杂，杂质优选为砷或磷；如果是p型掺杂，杂质优选为硼。

所述外延漂移区的掺杂浓度为漂移区的掺杂浓度的0.5倍～2倍。

所述外延漂移区的厚度为漂移区厚度的0.1倍～1倍。

本申请所述的LDMOS器件的制造方法包括如下步骤：

第1步，在第一导电类型的衬底中采用离子注入工艺形成横向相邻的第一导电类型的掺杂区和第二导电类型的漂移区；

第2步，在硅片上形成栅氧化层及其上的多晶硅栅极，栅氧化层横跨掺杂区和漂移区的分界线；

第3步，在栅氧化层和多晶硅栅极的两侧形成侧墙；

在掺杂区的中间位置形成第二导电类型的重掺杂源端，重掺杂源端与漂移区之间且紧挨栅氧化层的那部分掺杂区就是LDMOS器件的沟道；

在漂移区远离栅氧化层的那一端形成第二导电类型的重掺杂漏端；

在掺杂区中远离栅氧化层的那一端形成第一导电类型的重掺杂沟道引出端；

第4步，在硅片表面淀积一层介质层，然后采用光刻工艺在所述漂移区靠近侧墙处暴露出外延窗口，并在该外延窗口中以外延和原位掺杂工艺生长出第二导电类型的外延漂移区，最后去除介质层；

所述第一导电类型、第二导电类型分别是p型、n型；或者相反。

上述方法第4步适用于形成上表面水平的外延层。

如果是上表面呈阶梯状的外延层，上述方法第4步改为：