[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种具有、类菱形鳍片以及量子阱的FinFET及其制造方法。

背景技术

随着半导体器件的尺寸持续等比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即在半导体器件中产生了短沟道效应。为了抑制这种短沟道效应，业界采用了鳍片场效应晶体管(FinFET)的新结构，也即在SOI衬底的顶部薄硅层中形成多个相互平行的垂直于衬底的硅鳍片(Fin)，在这些硅Fin中部形成沟道区、以及在两端形成源漏区，而控制栅极则横跨这些多个硅Fin分布。

然而，现有技术的硅Fin由于刻蚀制造工艺限制，其截面均为矩形，相应地控制栅极也与之共型，因此表面积/体积比较小，栅极控制能力较弱，对于沟道持续缩减的器件而言，抑制短沟道效应能力有限。

此外，器件尺寸缩减之后，载流子疏运问题也相应突出，如何能够有效限制载流子、提高载流子迁移率，成为制约器件驱动能力提高的重要问题。

发明内容

有鉴于此，本发明的目的在于提供一种具有、类菱形鳍片以及量子阱的FinFET及其制造方法，克服上述缺陷，有效抑制短沟道效应并且提高器件沟道区载流子迁移率，从而改善器件整体性能。

实现本发明的上述目的，是通过提供一种半导体器件，包括：衬底上的多个鳍片，鳍片沿第一方向延伸，并且具有类菱形截面；栅极堆叠结构，横跨每个鳍片，沿第二方向延伸；沟道区，位于每个鳍片中栅极堆叠结构下方；源漏区，位于每个鳍片中栅极堆叠结构两侧。

其中，鳍片与栅极堆叠结构之间还包括量子阱层。

其中，量子阱层包括SiGe合金。

其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极导电层。

其中，每个鳍片上栅极堆叠结构两侧还包括抬升源漏区。

其中，衬底为SOI，鳍片包括Si。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成多个鳍片，其中鳍片沿第一方向延伸并且具有类菱形截面；在每个鳍片上形成栅极堆叠结构，栅极堆叠结构横跨多个鳍片并且沿第二方向延伸；其中，每个鳍片中位于栅极堆叠结构下方的部分构成器件的沟道区，每个鳍片中位于栅极堆叠结构沿第一方向的两侧的部分构成源漏区。

其中，形成多个鳍片的步骤进一步包括：在衬底上形成多个鳍片，其中鳍片沿第一方向延伸并且具有矩形截面；在每个鳍片上形成外延层；刻蚀外延层和鳍片，形成具有类菱形截面的鳍片。

其中，采用KOH或TMAH湿法腐蚀鳍片。

其中，类菱形截面的鳍片的中部宽度大于底部宽度，顶部为锐角。

其中，形成具有类菱形截面的鳍片之后、形成栅极堆叠结构之前，还包括在鳍片上形成量子阱层。

其中，量子阱层包括SiGe合金。

其中，栅极堆叠结构包括高k材料的栅极绝缘层以及金属材料的栅极导电层。

其中，形成栅极堆叠结构之后，还包括：在栅极堆叠结构两侧形成栅极侧墙和抬升源漏区。

其中，衬底为SOI，鳍片包括Si。

其中，形成具有类菱形截面的鳍片之后，进一步对鳍片的角部进行圆润化处理。

依照本发明的半导体器件及其制造方法，采用类菱形鳍片提高了栅控能力以有效抑制短沟道效应，此外利用外延量子阱更好地限制载流子、提高了器件驱动能力。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为根据本发明的半导体器件的顶视图；以及

图2至图9为根据本发明的半导体器件制造方法各步骤的剖视图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

首先参照图1，说明了根据本发明的半导体器件的顶视图。