[发明专利]沟槽型功率晶体管组件及其制作方法

说明书

技术领域

本发明涉及一种沟槽型功率晶体管组件及其制作方法，特别是涉及一种具有低栅极输入电阻的沟槽型功率晶体管组件及其制作方法。

背景技术

功率晶体管组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器以及马达控制等等用途，其种类包含有金氧半导体场效晶体管(metal-oxide-semiconductor thin film transistor，MO SFET)与绝缘栅双极性晶体管(insulated gate bipolar transistor，IGBT)等组件。为了降低功率上的损耗，目前已发展出沟槽式功率晶体管组件。

在现有沟槽型功率晶体管组件中，栅极导电层是设置在基板的多个沟槽内，且基体掺杂区是设置在沟槽的一侧。并且，源极区设置在基体掺杂区中，使信道可垂直形成在源极区与基板之间。由此可知，沟槽型功率晶体管组件的信道宽度是取决于沟槽的数量。再者，沟槽型功率晶体管组件的导通电阻是取决于信道宽度，因此可通过增加沟槽的数量来提升导通电阻。此外，用于将源极区电性连接至外界的源极金属层是设置于有源区内，且用于将栅极导电层电性连接至外界的栅极金属层是设置于围绕有源区的周边区内。因此，栅极导电层是通过延伸沟槽至周边区使栅极金属层位于栅极导电层上，才能与栅极金属层电性连接。

然而，一般沟槽型功率晶体管组件的尺寸是固定的，因此当沟槽数量增加时各沟槽的宽度会降低。当沟槽宽度降低时，栅极导电层填入沟槽中的数量会降低，使得位于各长条型沟槽中间区域的栅极导电层与栅极金属层之间的电阻增加。因此，沟槽型功率晶体管组件的输入电阻会随之增加，进而延长电阻与电容所产生的延迟效应的时间。

有鉴于此，在降低沟槽宽度的情况下，降低沟槽型功率晶体管组件的栅极输入电阻实为业界努力的目标之一。

发明内容

本发明的主要目的之一在于提供一种沟槽型功率晶体管组件及其制作方法，以降低栅极的输入电阻。

为达上述的目的，本发明提供一种沟槽型功率晶体管组件，包含有一半导体衬底、至少一晶体管单元、一栅极金属层、一源极金属层以及一第二栅极导电层。半导体衬底具有一第一导电类型，且半导体衬底具有一有源区以及一周边区，并具有至少一个第一沟槽。晶体管单元设置在有源区内，且晶体管单元包含有一第一栅极导电层、一第一栅极绝缘层、一基体掺杂区以及一源极掺杂区。第一栅极导电层设置在第一沟槽内。第一栅极绝缘层设置在第一沟槽内，并介于第一栅极导电层与半导体衬底。基体掺杂区具有一第二导电类型，且设置在第一沟槽的一侧的半导体衬底中。源极掺杂区具有第一导电类型，且设置在基体掺杂区。栅极金属层设置在周边区的半导体衬底上，且源极金属层设置在有源区的半导体衬底上。第二栅极导电层设置在第一栅极导电层与源极金属层之间，其中第二栅极导电层电性连接第一栅极导电层与栅极金属层，且第二栅极导电层与源极金属层以及半导体衬底电性绝缘。

为达上述的目的，本发明提供一种沟槽型功率晶体管组件的制作方法。首先，提供具有一第一导电类型的一半导体衬底，其中半导体衬底具有一有源区以及一周边区。然后，于半导体衬底上形成至少一个沟槽。接着，于有源区中形成至少一晶体管单元，且晶体管单元包含有一第一栅极导电层、一第一栅极绝缘层、一基体掺杂区以及一源极掺杂区。第一栅极导电层设置在沟槽内，且第一栅极绝缘层设置在沟槽内，并介于第一栅极导电层与半导体衬底之间。基体掺杂区具有一第二导电类型，且设置在沟槽的一侧的半导体衬底中。源极掺杂区具有第一导电类型，且设置在基体掺杂区中。随后，于第一栅极导电层上形成至少一栅极引脚，其中栅极引脚与半导体衬底电性绝缘。其后，于有源区的栅极引脚上形成一源极金属层，以及于周边区的栅极引脚上形成一栅极金属层，其中栅极引脚电性连接第一栅极导垫层与栅极金属层，且栅极引脚与源极金属层电性绝缘。

本发明将第二栅极导电层设置于源极金属层与第一栅极导电层之间，以将第一栅极导电层电性连接到栅极金属层，进而缩短远离第三沟槽的第一栅极导电层与栅极金属层之间的距离，借此各晶体管单元的各栅极的电阻可被降低，且沟槽型功率晶体管组件的栅极输入电阻也可被缩小。

附图说明

图1所示为本发明一第一优选实施例的一沟槽型功率晶体管组件的上视示意图。

图2与图3分别为图1沿着剖视线A-A’与剖视线B-B’的剖视示意图。

图4所示为本发明第一优选实施例的沟槽型功率晶体管组件的另一变化型的上视示意图。