[发明专利]折线电阻器结构

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及电子器件结构及其形成方法。

背景技术

由于多种电子元件（例如，晶体管、二极管、电阻器、电容器等）的集成密度的改进，半导体工业经历了快速发展。通常，该集成密度的改进源于缩小半导体工艺节点（例如，使工艺节点向小于20nm节点缩小）。近年来，随着对于小型化、更高速度和更大带宽、以及更低功耗和等待时间的需求的增长，对半导体管芯的更小和更有创造性的封装技术的需求也增长。

诸如笔记本计算机的现代电子器件包括存储信息的多种存储器。存储器电路包括两个主要种类。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器（RAM），随机存取存储器可以被进一步划分为两个子类，静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。SRAM和DRAM都是易失性的，这是因为当这些存储器断开电源时，它们将丢失其中存储的信息。另一方面，除非电荷施加给非易失性存储器，否则非易失性存储器可以永久保持存储在其中的数据。非易失性存储器包括多个子类，诸如，电可擦除可编程只读存储器（EEPROM）和闪存。

DRAM电路可以包括配置成行和列的多个DRAM存储器单元。DRAM单元由串联连接的单个金属氧化物半导体（MOS）晶体管和存储电容器构成。MOS晶体管用作连接在位线和存储电容器的电极之间的开关。存储电容器的另一电极连接至同一列上的其他单元的相应电极并且偏置到极板电压（plate voltage）。存储电容器包含一位信息。通过使连接至MOS晶体管的栅极的字线有效，存储在存储电容器中的数据可以被写入或读出。特别是，在写操作期间，将要写入的数据置于位线上。通过导通MOS晶体管，根据存储电容器的数据位和原始逻辑状态，存储电容器进行充电或放电。另一方面，在读操作期间，将位线预充电至一电压。通过导通MOS晶体管，在位线上的电压改变指示存储电容器的逻辑状态。

随着半导体技术的发展，基于嵌入式DRAM（EDRAM）的半导体器件已经作为有效解决方案出现，以进一步减小半导体芯片的物理尺寸并且改进存储器电路和逻辑电路的整体性能。在与其伴随的CPU处理器相同的管芯上制造EDRAM。在单个管芯上集成EDRAM和逻辑电路帮助实现更快读和写速度、更低功率和更小形状系数（form factor）。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括：衬底，包括多个有源区；第一电阻器，形成在第一有源区上方，其中，所述第一电阻器包括串联连接的多个第一通孔；第二电阻器，形成在第二有源区上方，其中，所述第二电阻器包括串联连接的多个第二通孔；第一连接器，连接于所述第一电阻器和所述第二电阻器之间；以及第三电阻器，形成在所述第二有源区上方，其中，所述第三电阻器包括串联连接的多个第三通孔。

在该装置中，所述第一电阻器、所述第二电阻器和所述第三电阻器形成折线电阻器结构。

该装置进一步包括：第一层间介电层，设置在所述衬底上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第一层间介电层中；第二层间介电层，形成在所述第一层间介电层上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第二层间介电层中；以及第三层间介电层，形成在所述第二层间介电层上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第三层间介电层中。

该装置进一步包括：第一金属化层，设置在所述第三层间介电层上方，其中，所述第一连接器内嵌在所述第一金属化层中。

在该装置中：所述第一有源区是第一金属氧化物半导体晶体管的第一掺杂区；以及所述第二有源区是所述第一金属氧化物半导体晶体管的第二掺杂区。

该装置进一步包括：第四电阻器，设置在第三有源区上方，其中，所述第四电阻器包括串联连接的多个第四通孔；以及第二连接器，连接于所述第三电阻器和所述第四电阻器之间。

在该装置中：所述第三有源区是第二金属氧化物半导体晶体管的第一掺杂区；以及所述第二有源区是所述第二金属氧化物半导体晶体管的第二掺杂区。