[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种半导体器件制造方法尤其是具有非对称源漏结构的MOSFET的制造方法。

背景技术

随着集成电路工艺持续发展，特别是器件尺寸不断等比例缩减，传统的MOSFET中各种寄生效应变得越来越突出。例如源漏寄生电阻在长沟道时远小于沟道区电阻而可以忽略，但是随着器件等比例缩小、沟道区本征电阻减小，源漏区电阻特别是接触电阻随着尺寸减小而迅速增加，使得等效工作电压下降。此外，源漏与栅极之间还存在寄生电容，其中包括由于边缘电场效应，栅极电力线穿过侧墙、层间介质等进入源漏区而引起的寄生电容，这些寄生电容可以导致器件响应速度恶化，降低器件高频性能。因此需要减小上述这些寄生电阻和寄生电容。

现有技术中对于减小寄生效应采取的措施包括在源漏区中/上均形成金属硅化物或者均提升源漏来同时减小源区、漏区的寄生电阻，还包括精确控制栅极高度、栅极侧墙线条、栅极侧墙组分以减少寄生电容。

然而上述这些方法在源区和漏区两侧上处理工艺都是相同的，也即形成的器件结构是对称的。并且，提升源漏由于减少了电力线由栅极穿过侧墙至源漏的距离，会增加边缘寄生电容。实际上，栅极与漏极之间的覆盖电容是跨接在输入端栅极与输出端漏极之间的密勒(Miller)电容，在反相放大电路中会因为放大器的放大作用而使得等效到输入端的电容值会扩大1+K倍(K是该级放大电路电压放大倍数)，因此由于这种Miller效应使得漏极一侧寄生电容对于器件性能的影响要大于源极一侧寄生电容的影响。此外，由于在器件开启情况下，源端寄生电阻使源端电压发生变化，从而改变栅源电压，对NMOS来说降低了栅源电压，对PMOS来说降低了栅源电压的绝对值。这将增大沟道电阻、减少沟道电荷，从而降低驱动电流、影响器件性能。相对的，漏端寄生电阻对漏端电压的影响不会影响到栅源电压，对器件性能影响较小。因此总的来说，在源极一侧寄生电阻对于器件性能的影响则要大于漏极一侧寄生电阻的影响。

因此，现有技术中具有对称结构的MOSFET并未考虑到上述源、漏区之间寄生效应的差异，制约器件性能进一步提高。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件制造方法尤其是具有非对称源漏结构的MOSFET的制造方法，以针对性减小源区一侧寄生电阻以及漏极一侧寄生电容。

实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构以及栅极侧墙，在栅极堆叠结构以及栅极侧墙两侧衬底中分别形成源区和漏区；在漏区上选择性形成阻挡层，其中阻挡层覆盖漏区并且暴露源区；在暴露的源区上外延形成提升源区；去除阻挡层。

其中，阻挡层材料与衬底材料不同。

其中，在漏区上选择性形成阻挡层的步骤进一步包括；在整个器件上形成阻挡材料层；在阻挡材料层上形成光刻胶图形，覆盖漏区上的阻挡材料层并且暴露源区上的阻挡材料层；刻蚀暴露的源区上的阻挡材料层，仅留下漏区上的部分阻挡材料层而构成阻挡层；去除光刻胶图形。

其中，提升源区包括Si、SiGe、Si：C及其组合。

其中，在形成提升源区的同时原位掺杂，或者在形成提升源区之后注入掺杂，使得提升源区与源区导电类型相同。

其中，去除阻挡层之后还包括：在漏区和提升源区上形成金属硅化物；在整个器件上形成层间介质层；刻蚀层间介质层直至暴露金属硅化物，形成源漏接触孔；在源漏接触孔中沉积形成源漏接触塞。

其中，栅极堆叠结构为假栅极堆叠结构，包括氧化硅的垫氧化层以及多晶硅、非晶硅、氧化硅的假栅极填充层。

其中，在形成层间介质之后，刻蚀层间介质之前还可包括：平坦化层间介质层以及假栅极堆叠结构直至暴露栅极填充层；去除栅极填充层，形成栅极沟槽；栅极沟槽中形成功函数调节层和电阻调节层。

其中，源区和/或漏区包括轻掺杂的延伸区以及重掺杂区。

其中，源区与漏区对称。

依照本发明的半导体器件制造方法，选择性地仅在源区一侧形成提升源区从而构成非对称器件结构，针对性减小源区一侧寄生电阻以及漏极一侧寄生电容，有效提高了器件性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为根据本发明的半导体器件制造方法的流程图；以及

图2至图8为根据本发明的半导体器件制造方法各步骤的剖视图。

具体实施方式