[发明专利]一种芯片设计中解决天线效应的方法

说明书

技术领域

本发明提出了一种芯片设计中解决天线效应的方法和电路。该发明适用于智能卡设计领域。 

背景技术

针对智能卡芯片的攻击方法很多，大致可以分为三类，侵入式攻击是其中一类，也称作物理攻击。通常使用的芯片反向工程中的工具，包括去除芯片封装、提取版图、切割/连接电路。有源屏蔽层对需要物理修改，破坏芯片部分功能的攻击均有防御效果。 

在智能卡芯片物理版图设计时，常会采用顶层金属做整个芯片的有源屏蔽。假设设计中金属线在顶层某个起点开始随机走线，并铺满顶层金属，然后在某个终点通过下层金属接到标准单元来进行判定。因为顶层金属走线非常长之后接到MOS管的栅极(假设这根金属线走线长度为1500mm，周长为3000mm)，根据某工艺中的ANT规则： 

diffTap＝diff or tap 

Ant_short＝(tap NOT poly)NOT nwell 

SRCDRNTAP＝diffTap NOT poly 

Ant_diode＝SRCDRNTAP NOT Ant_short 

Gate_ant＝poly AND diff 

fgate_11＝NET AREA RATIO Gate_ant Ant_short＝＝0 

1)假设进行判定的标准单元为某个标准单元，如与非门，则根据设计库中的信息知道AREA(fgate_11)为2.1x0.15＝0.315um^2。要满足ANT规则，则需要AREA(Ant_diode)大于20232um^2。如果采用插入diode(diode area为1.08umx0.69um)来解决ANT问题，则需要插入27150个。 

2)假设自己设计判定的标准单元，将其L增加10倍，AREA(fgate_11)为2.1x1.5＝0.315um^2。要满足ANT规则，则需要AREA(Ant_diode)大于2018um^2。如果采用插入diode(diode area为1.08umx0.69um)来解决ANT问题，则需要插入2708 个。 

从以上分析结果中看到，如果采取这种方法，需要添加大量的二极管单元或者设计大面积的二极管，从而带来面积的消耗。 

发明内容

针对上述问题，本发明提出的是一种有效的解决方法，能用较少的面积解决天线效应。 

1、在该方法里，将有源屏蔽线先接到MOS管M1和MOS管M2组成的传输门电路，然后再接到判定电路2中的标准单元。通过将顶层金属有源屏蔽线接传输门的MOS管漏端的方式，而不是gate端，避免了对MOS管栅极的破坏，同时顶层金属有源屏蔽线上积累的电荷也不足以把传输门的junction击穿。另一方面，根据此工艺的天线效应检查规则，此时AREA(fgate_11)则为0，则不存在天线效应问题。 

2、经过以上分析，采用此种解决方案，可以解决智能卡芯片设计中采用有源屏蔽物理保护带来的天线效应问题，同时可以减小问题描述中面积的消耗问题。 

附图说明

图1本发明实施例中芯片设计中解决天线效应的电路图 

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。 

如图1所示，为本发明的实施方法整体结构框架图，该实施方案包含了(但不限于)四个功能模块：判断电路1，有源屏蔽线，解决天线效应电路，判定电路2。 

如图1所示，本发明解决天线效应的方法和电路的实施方案示意图，该电路包含(但不限于)一个PMOS和NMOS组成的传输门电路，一个TIEL电路，一个TIEH电路。 

解决天线效应电路的工作原理如下描述，通过将顶层金属有源屏蔽线接传输门的MOS管漏端的方式，而不是gate端，避免了对MOS管栅极的破坏，同时顶层金属有源屏蔽线上积累的电荷也不足以把传输门的junction击穿。另一方面，根据此工艺的天线效应检查规则，此时AREA(fgate_11)则为0，则不存在天线效应问题。 

综上所述，本发明提供的一种芯片设计中解决天线效应的方法和电路，可以解决智能卡芯片设计中采用有源屏蔽物理保护带来的天线效应问题，同时可以减小问题描述中面积的消耗问题。