[发明专利]数模混合锁相环

说明书

技术领域

示范性实施例总体上涉及锁相环。

背景技术

锁相环（PLL）是一种已经用于产生具有与基准输入信号的相位相关的相位的输出信号的电子电路。PLL通常包括鉴相器、低通滤波器、可变频率振荡器和反馈路径。在传统的模拟PLL中，鉴相器是模拟乘法器，振荡器是压控振荡器。

传统模拟PLL的局限之一是输入频率通常必须至少高于PLL的带宽。通常，输入频率必须是PLL的带宽的至少五倍高以维持输出信号稳定性。随着基准频率变小，PLL带宽收窄以满足稳定性标准。低通滤波器的电阻器和电容器值于是增大以顺应更窄的PLL带宽。更小的基准频率因此需要更大的电阻器和电容器，它们可能对集成来说不实用。这些局限限制了模拟PLL在具有慢输入基准时钟频率和缺乏用于更大的外部电阻器或电容器的空间的应用中的使用。这些应用可包括低功率便携式设备，诸如电池操作的移动计算设备、智能电话和电子设备。

一般来说，当归一化环路增益（K）乘以环路滤波器零点的时间常数小于下面的角频率的函数f(ω_in)时，模拟PLL是稳定的。

Kτz<1πωinτz(1+πωinτz)]]>

为了绕开该稳定性限制，制造者已经引入额外的外部无源信号调节元件，举例来说，诸如电阻器和电容器，来实现窄的环路带宽，从而使PLL锁定到低的输入频率基准信号。增加这些额外的外部电阻器和电容器可增大时间常数τ_z，因为在一些实施例中，τ_z=R_zC_c，而K=I_cpK_OSCR_z/2πN，尽管在另一些实施例中，其他函数可用于计算时间常数和/或归一化环路增益。然而，这些额外元件需要额外空间且具有与更高的集成电路引脚数相关联的附加成本。随着便携式计算和电子设备变得更小，愈发期望小型化电路尺寸并消除外部元件。

因此，需要能处理更慢基准频率输入信号而无需额外的外部信号调节元件诸如电阻器和电容器的模拟PLL电路。

发明内容

根据本发明的一个方面，一种集成电路可以包括：数字锁相环，具有与该集成电路的引脚耦接的输入；以及模拟锁相环，具有与该数字锁相环的输出耦接的输入，其中，该引脚耦接到时钟源而没有使用直接耦接到该引脚的无源信号调节元件。

在一示范性实施例中，所述数字锁相环具有窄带宽，该窄带宽选择为从较低频率输入信号生成具有高通抖动的较高频率输出信号，而拒绝低频抖动。

在一示范性实施例中，所述模拟锁相环包括滤波器以对所述较高频率输出信号中的高通抖动进行滤波。

在一示范性实施例中，所述数字锁相环的环路带宽配置成锁定到小于48kHz的基准输入频率，且所述数字锁相环配置成生成较高频率数字锁相环输出信号。

在一示范性实施例中，比所述数字锁相环的环路带宽更高的所述模拟锁相环的环路带宽被选择以对与所述较高频率数字锁相环输出信号相关联的抖动进行滤波，且所述模拟锁相环配置成生成具有比所述数字锁相环的频率更高的频率的输出信号而没有使用无源信号调节元件。

在一示范性实施例中，所述数字锁相环包括数字鉴相器以检测所述基准信号与所述数字锁相环的缩放输出信号之间的相位差。

在一示范性实施例中，所述数字锁相环包括耦接到所述数字鉴相器的输出以生成所述模拟锁相环的输入信号的数控振荡器，所述数控振荡器由自由振荡式芯片上环形振荡器钟控。