[发明专利]存储器件

说明书

技术领域

本公开在此涉及半导体器件及其制造方法，更具体地，涉及具有提高的集成密度的半导体器件及其制造方法。

背景技术

一般而言，半导体器件典型地可以分为易失性存储器件或非易失性存储器件。易失性存储器件在其电源中断时丢失其存储数据。例如，易失性存储器件可以包括动态随机存取存储（DRAM）器件和静态随机存取存储（SRAM）器件。相反，非易失性存储器件即使在其电源中断时也保持其存储数据。非易失性存储器件可以包括可编程只读存储（PROM）器件、可擦可编程只读存储（EPROM）器件、电可擦可编程只读存储（EEPROM）器件、快闪存储器件等。

随着电子产业的发展，愈加需要高度集成的半导体器件。然而，如果利用一般的按比例缩小规则使半导体器件变得高度集成，则可能产生多种问题。例如，随着半导体器件的最小特征尺寸（例如，最小线宽）减小至几十纳米，半导体器件的制造过程中的工艺容限逐渐减小。此外，当半导体器件的最小特征尺寸不断减小时，可能更难优化半导体器件中的各种分立元件（例如，半导体器件中的多种驱动电路和/或存储单元）的特性。

发明内容

至少一个实施方式旨在提供一种存储器件。该存储器件可以包括：在半导体基板中的下互连，下互连由不同于半导体基板的材料制成；在下互连上的选择元件；以及在选择元件上的存储元件。

下互连可以包括金属材料。

选择元件的面向下互连的表面可以是非平面的，例如可以是倾斜的。

下互连可以直接接触选择元件的面向下互连的表面的整体。

选择元件可以包括半导体柱。

半导体柱可以包括第一导电类型的上杂质区以及第二导电类型的下杂质区。

下杂质区可以包括重掺杂杂质区以及在重掺杂杂质区和上杂质区之间的轻掺杂杂质区。

下互连可以包括金属材料。

半导体柱的重掺杂杂质区可以直接接触下互连。

下互连可以包括接触半导体柱的第一部分以及从第一部分延伸的第二部分，第一部分的厚度不同于第二部分的至少一部分的厚度。

第二部分的至少一部分比第一部分厚。

存储器件可以包括在半导体柱的侧壁上的绝缘侧壁间隔物，其中第二部分的至少一部分在相邻的侧壁间隔物之间向上延伸。

半导体基板可以包括具有存储元件的第一区以及第二区，其中半导体柱的顶表面与第二区的半导体基板的顶表面共面。

每个下互连包括接触选择元件的第一部分以及在相邻的第一部分之间的第二部分，第一部分的厚度与第二部分的至少一部分的厚度不同。

第二部分的至少一部分可以比第一部分厚。

第二部分的至少一部分可以包括空隙。存储器件可以包括填充空隙的另一导电材料。

第二部分的底表面可以是三角形。

第二部分的顶表面和底表面可以是圆化的。

第二部分的顶表面和底表面可以相对于中心平坦部分倾斜。

存储元件可以采用可变电阻器。

选择元件可以是二极管，例如PN二极管。

至少一个实施方式旨在提供一种形成半导体器件的方法。该方法可以包括：在半导体基板上的隔离层之间形成半导体柱；在半导体基板中且在半导体柱下面形成底切区域；以及在隔离层之间且在半导体柱之下的底切区域中形成下互连。

形成半导体柱可以包括蚀刻半导体基板。

形成半导体柱可以包括使用选择性外延生长技术。

该方法还可以包括在半导体柱中形成第一导电类型的上杂质区以及在半导体柱中形成第二导电类型的下杂质区。

该方法还可以包括在下杂质区中形成重掺杂杂质区，重掺杂杂质区与上杂质区间隔开。

形成重掺杂杂质区可以包括：在相邻半导体柱之间的开口下面的半导体基板中形成凹槽区域；以及掺杂通过凹槽区域暴露的半导体基板。

形成底切区域可以包括蚀刻通过凹槽区域暴露的半导体基板。

蚀刻半导体基板可以包括各向异性蚀刻。

形成底切区域可以包括在半导体柱下面形成第一底切区域以及在相邻的第一底切区域之间形成第二底切区域，第二底切区域比第一底切区域宽。

在底切区域中形成下互连可以包括沉积不同于半导体基板的材料。

沉积材料可以包括覆盖半导体柱的暴露区域。

沉积材料可以包括共形地沉积所述材料。

共形地沉积所述材料可以包括共形地沉积所述材料至使得空隙形成在第二底切区域中的厚度。

该方法还可以包括用另一导电材料填充空隙。