[发明专利]实现主备时钟相位对齐的方法和主控单板

说明书

技术领域

本发明涉及数字通信及计算机技术领域，尤其涉及一种实现主备时钟相位对齐的方法和主控单板。

背景技术

在同步通信应用中，时钟是一个非常重要的环节。一般在通信设备中，都配置两块主控单板。这两块单板互为主备。当一块单板为主用状态时，另一块为备用单板。一旦主用单板发生异常，或者人工强制切换，另一块单板切换成主用主控。在设备正常运行时，两块主控单板都给各个业务板卡提供同步时钟。该同步时钟是由两块主控单板锁定外部同一个时钟源得到。主备切换时，备用主控取代主用主控向设备提供同步时钟。主、备用时钟切换时需要保证对业务不产生影响(例如倒换时产生业务瞬断、误码等)，因此在任何情况下，必须保证在主备时钟切换时，主备时钟单元的频率和相位一致，否则设备将会产生误码甚至业务中断。

现有时钟备份方案多为主用时钟采用数字锁相环跟踪参考源，备时钟采用模拟锁相环跟踪主用时钟，使备用输出时钟锁定主用时钟的频率；通过处理器测量备用时钟和主用时钟的相位差值，基于相位差值调整备用时钟输出的相位使得其与主用时钟的相位对齐。这个过程中引入了处理器与直接数字频率合成器。这种方案处理时间较长，引入器件多，使得时钟系统结构复杂，成本过高。

发明内容

本发明实施例提供了一种实现主备时钟相位对齐的方法和主控单板，以克服现有方案处理时间较长，引入器件多，使得时钟系统结构复杂，成本过高的问题。

本发明实施例提供了一种主控单板，该主控单板包括：

时钟芯片模块，用于锁定与对端主控单板相同的外部时钟参考源，倍频输出高频时钟信号；

分频模块，用于从所述时钟芯片模块输出的所述高频时钟信号分频得到所需的同步时钟信号，并输出所述同步时钟信号；

控制模块，用于收集所述主控单板的状态信息，当确定所述状态信息为备用状态时，接收所述对端主控单板的同步时钟信号和外部发送的对齐命令，根据所述对齐命令，在所述对端主控单板的同步时钟信号上升沿到来时，强制所述分频模块输出的所述同步时钟信号为高电平；或者，在所述对端主控单板的同步时钟信号下降沿到来时，强制所述分频模块输出的所述同步时钟信号为低电平。

优选地，所述分频模块由可编程逻辑器(EPLD)或现场可编程门阵列(FPGA)实现。

优选地，所述分频模块，具体用于通过设置分频计数器，对所述对高频时钟信号进行计数，当所述分频计数器溢出时，输出的所述同步时钟信号进行翻转。

优选地，所述时钟芯片模块由带有锁相环功能的EPLD或FPGA实现。

优选地，所述控制模块，具体用于在所述对端主控单板的同步时钟信号上升沿到来时，清零所述分频模块中的所述分频计数器，或者，在对端主控单板的同步时钟信号下降沿到来时，清零所述分频模块中的所述分频计数器。

优选地，所述控制模块，还用于当确定所述状态信息为主用状态时，则屏蔽所述对端主控单板的同步时钟信号。

优选地，所述高频时钟信号的频率优选为所述同步时钟信号的100倍。

本发明实施例还提供了一种实现主备时钟相位对齐的方法，该方法包括：

主控单板锁定与对端主控单板相同的外部时钟参考源，倍频输出高频时钟信号，从所述高频时钟信号分频得到所需的同步时钟信号；

所述主控单板确定自己为备用状态时，引入所述对端主控单板的同步时钟信号，根据接收到的对齐命令，在所述对端主控单板的同步时钟信号上升沿到来时，强制自己的同步时钟信号输出为高电平；或者，在所述对端主控单板的同步时钟信号下降沿到来时，强制自己的同步时钟信号输出为低电平。

优选地，所述方法还包括：所述主控单板确定自己切换为主用状态时，则屏蔽所述对端主控单板的同步时钟信号。

优选地，所述主控单板倍频输出的高频时钟信号的频率优选为同步时钟信号的100倍。

上述实现主备时钟相位对齐的方法和主控单板，通过对参考时钟倍频、分频，并通过主用主控输出的同步时钟上升沿或下降沿清零备用主控的分频计数器，使主备时钟的相位对齐，简化了主控单板的结构，在未增加成本的前提下，提高了相位对齐的精度，提高时钟切换可靠性，且简单、易于实施。

附图说明

图1为本发明主控单板实施例的结构示意图；

图2为本发明主用主控单板实施例的结构示意图；

图3为本发明主控单板实现时钟相位对齐实施例的流程图；

图4为本发明实施例主控单板实现时钟相位对齐后的时钟效果示意图；