[发明专利]浅沟槽隔离结构的制作方法以及半导体器件

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种浅沟槽隔离结构的制作方法以及半导体器件。 

背景技术

随着半导体技术飞速发展，半导体器件特征尺寸显著减小，对半导体制造工艺提出了更高的要求，其中一个具有挑战性的课题就是器件之间有效的隔离保护。在制造工艺进入深亚微米技术节点之后，0.25μm以下的元件如MOS器件有源区之间的隔离已大多采用浅沟槽隔离(shallow trench isolation，STI)结构。 

请参考图1A~1D，其为现有的一种STI结构制作方法的各步骤相应结构的剖面示意图。 

如图1A所示，首先，提供半导体衬底100，并在所述半导体衬底100上形成硬掩膜层101，所述硬掩膜层101例如是氮化硅(Si₃N₄)。 

如图1B所示，然后，干法刻蚀硬掩膜层101和半导体衬底100，在所述半导体衬底100中形成隔离沟槽102，所述隔离沟槽102通常为上宽下窄的倒梯形结构，以便于后续沉积工艺时隔离沟槽102的底部易于沉积。 

如图1C所示，接着，在所述隔离沟槽102内形成衬底氧化层103，衬底氧化层103例如是氧化硅。 

如图1D所示，接着，利用化学气相淀积(CVD)工艺在所述隔离沟槽102内填充介电质104，同时在所述硬掩膜层101上也形成了介电质104，所述介电质104例如是氧化硅(SiO₂)，然后利用化学机械研磨(CMP)工艺进行平坦化，去除硬掩膜层101以及其上方的介电质，从而在隔离沟槽102中形成STI结构200。 

然而，由于现有的工艺形成的STI结构200通常为上宽下窄的结构，占用 了较多的面积，在器件特征尺寸持续缩小，制造工艺进入纳米级技术后，难以满足设计要求；而且现有的STI结构不利于增大寄生PNP或NPN双极晶体管基区的长度，从而不利于降低电流放大系数，导致易出现闩锁(latch up)效应。 

发明内容

本发明的目的在于提供一种新的浅沟槽隔离结构的制造方法，实现特定小尺寸区域制作更多器件，同时采用上窄下宽的结构使得闩锁效应更难发生。 

为实现上述目的，一种浅沟槽隔离结构的制作方法，包括：提供一半导体衬底；在所述半导体衬底上形成介电层；刻蚀所述介电层形成至少两个上宽下窄的沟槽；在所述沟槽内形成填充结构；以及将所述填充结构转变为与所述半导体衬底相同的材料，以使所述填充结构作为有源区，所述填充结构之间的介电层作为浅沟槽隔离结构。 

可选地，在所述半导体衬底上形成介电层之后，还包括：在所述介电层上形成刻蚀阻挡层和硬掩膜层。 

可选地，刻蚀所述介电层形成至少两个上宽下窄的沟槽的步骤包括：刻蚀所述硬掩膜层、刻蚀阻挡层和介电层形成至少两个第一沟槽；以及刻蚀所述硬掩膜层、刻蚀阻挡层和部分厚度的介电层，形成至少两个第二沟槽，所述第二沟槽与第一沟槽连通，且所述第二沟槽的截面宽度大于第一沟槽的截面宽度。 

可选地，刻蚀所述介电层形成至少两个上宽下窄的沟槽的步骤包括：刻蚀硬掩膜层、刻蚀阻挡层和部分厚度的介电层，形成至少两个第一沟槽；以及刻蚀所述第一沟槽下方的介电层，形成第二沟槽，所述第二沟槽与第一沟槽连通，且所述第二沟槽的截面宽度小于第一沟槽的截面宽度。 

可选地，采用干法刻蚀所述介电层形成至少两个上宽下窄的沟槽。 

可选地，在所述沟槽内形成填充结构的步骤包括：在所述沟槽中和介电层上沉积填充材料；以及利用化学机械研磨艺去除所述介电层上方的填充材料，形成填充结构。 

可选地，所述半导体衬底为硅衬底，所述填充材料为多晶硅或无定形硅材料。 

可选地，采用激光分子束外延生长的方法将所述填充结构转变为与所述半 导体衬底相同的材料，温度为200℃~600℃，时间为5秒~5小时。 

可选地，采用固相外延生长的方法将所述填充结构转变为与所述半导体衬底相同的材料，温度为600℃~900℃，时间为1小时~90小时。 

可选地，所述介电层与硬掩膜层为氧化硅，所述刻蚀阻挡层为氮化硅。 

本发明还保护根据上述制造方法形成的半导体器件，包括：半导体衬底；形成于所述半导体衬底上的介电层；刻蚀所述介电层形成的上宽下窄的沟槽；形成于所述沟槽中的有源区，所述有源区之间的介电层为浅沟槽隔离结构。