[发明专利]源漏区的制备方法和MOS器件

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种MOS（Metallic Oxide Semiconductor，金属氧化物半导体）器件源漏区的制备方法以及依据该方法制造的MOS器件。

背景技术

现有的一种MOS器件的常规制造过程中包含了以下步骤。

提供衬底1，如硅衬底，在所述衬底1上形成浅沟槽隔离（STI）2，如图1所示。对衬底1上进行离子注入以形成N阱和/或P阱，并进行阈值电压调整。

在所述衬底1上形成栅绝缘层3和栅极4，其中栅绝缘层3一般为氧化硅，栅极4如多晶硅栅极或者金属栅极，如图2所示。

对栅极4两侧的衬底1进行离子注入形成轻掺杂漏区（LDD，Lightly Doped Drain）5，如图3所示。轻掺杂漏区结构，是MOSFET（Metallic Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）为了减弱漏区电场、以改进热电子退化效应所采取的一种结构。即是在导电沟道中靠近漏极的附近设置一个低掺杂的漏区，让该低掺杂的漏区也承受部分电压，这种结构可防止热电子退化效应。

在所述栅极4两侧形成侧墙（spacer）6，如图4所示。侧墙6的材料可以为氧化硅，其主要通过沉积氧化硅层并进行回刻形成。现有技术中，侧墙6也可采用其他结构，如隔离侧墙（offset spacer）+主侧墙（main spacer）结构，其中隔离侧墙一般采用氮化硅材料，主侧墙采用氧化硅材料。

形成侧墙6后，对栅极4两侧的衬底1进行离子注入形成源漏区7，如图5所示。

随着半导体制程工艺中MOS器件栅长的缩短，上述过程制成的MOS器件，其短沟道效应不断增强，漏电越来越大，相应的导致了越来越大的功耗，进而缩短了所生产电子产品的待机时间。

发明内容

有鉴于此，本发明提供一种源漏区的制备方法和依据该方法制造的MOS器件，以降低随着栅长的缩短而产生短沟道效应导致的漏电，进而降低所制成的MOS器件的功耗，延长所生产电子产品的待机时间。

本发明的技术方案是这样实现的：

一种源漏区的制备方法，包括：

提供制备源漏区前的结构，在将要形成源漏区的衬底上进行回刻以形成沟槽；

在包括所述沟槽内表面的结构表面形成氧化硅层；

在所述氧化硅层上沉积硅种子层；

在所述硅种子层上沉积掩膜层，并利用所述掩膜层填满所述沟槽；

回刻所述掩膜层，将处于所述沟槽外的掩膜层和处于所述沟槽中的部分掩膜层去除；

以处于沟槽中的掩膜层为阻挡，去除露在结构表面的硅种子层和氧化硅层，直到处于侧墙以下的轻掺杂漏区露出；

去除所述沟槽中剩余的掩膜层；

在所述沟槽中的硅种子层上进行硅的外延生长，直到将沟槽填满并将处于侧墙以下的轻掺杂漏区掩埋，形成预注入区；

对所述预注入区进行离子注入形成源漏区。

进一步，所述沟槽深度为800~2000埃。

进一步，所述氧化硅层厚度为50~300埃。

进一步，所述硅种子层厚度为50~100埃，采用原子层沉积ALD方法沉积。

进一步，所述掩膜层为氮化硅，厚度为500~3000埃。

一种MOS器件，包括：

衬底；

形成于所述衬底上的栅极；

形成于所述栅极两侧的侧墙；

位于所述侧墙底部衬底中的轻掺杂漏区；

位于栅极两侧衬底中的源漏区；

其中，所述源漏区与所述轻掺杂漏区相接；

在所述源漏区和衬底之间还设有氧化硅层。

从上述方案可以看出，本发明源漏区的制备方法以及MOS器件中，在栅极两侧的源漏区与衬底之间设有氧化硅层，并且源漏区和轻掺杂漏区相接，在栅极底部的轻掺杂漏区和衬底之间没有氧化硅层的隔离，所以在栅极两端的衬底之间，因为氧化硅层的存在，使得源漏区和衬底之间被部分隔离，仅通过所连接的轻掺杂漏区与衬底连接，所以在栅极以下的源漏区之间便因为氧化硅层的部分遮挡而抑制了源漏区之间随着栅长的缩短而产生的短沟道效应导致的漏电，进而降低了MOS器件的功耗，延长了采用本发明的MOS器件所制造的电子产品的待机时间。

附图说明

图1为现有技术制造MOS过程中在衬底上形成浅沟槽隔离的器件结构示意图；

图2为现有技术制造MOS过程中在图1所示结构上形成栅极后的器件结构示意图；