[发明专利]一种功率MOS器件结构

说明书

技术领域

本发明涉及一种功率MOS（Power Metal-Oxide-Semiconductor Field-Effect Transistor）的器件结构，尤其涉及一种低导通电阻的功率MOS器件结构，属于半导体器件制造领域。

背景技术

功率MOS器件工作时的漏源导通电阻决定了它的应用功率，当导通电阻很小时，器件就会提供一个很好的开关特性，会有较大的输出电流，从而可以具有更强的驱动能力。尽可能地降低导通电阻，是功率MOS器件所追求的目标。

由导通电阻的计算公式                                                可得，沟道宽度W越大，导通电阻R越低。因此，功率MOS器件可采用多个LDMOS（Lateral Double-diffused MOS）基本单元并联的方式，实现增加总的沟道宽度，以降低导通电阻。

现有的多个LDMOS基本单元并联的功率MOS器件包括芯片内部器件和芯片外部器件，其中芯片内部器件为多个LDMOS基本单元并联组成；芯片外部器件为位于芯片外部的焊接垫（Bonding PAD）区域。焊接垫是用于对芯片内部器件进行外部连接的部件，通常焊接垫制作在芯片以外区域，其材质可以是铝铜等导电金属，在芯片管芯中所占的面积达到5~20%。图1为现有技术中多个LDMOS基本单元并联的功率MOS器件的版图设计示意图，条状区域代表多个LDMOS基本单元，块状区域代表焊接垫区域。现有的设计中，考虑到封装打线时应力大，容易损伤焊接垫下面的器件，通常不在焊接垫下面放置器件。图2为对应图1的多个LDMOS基本单元并联的功率MOS器件纵向剖面示意图，主要包括多个LDMOS基本单元100和焊接垫区域101，其中上层金属103未被钝化层102覆盖的区域作为焊接垫。

为了进一步降低导通电阻，需要增加LDMOS基本单元的数量，由于现有的方法在Bonding PAD下面不放置器件， LDMOS基本单元的数量越多，器件占用的芯片面积越大，因此成本会越高。

有鉴于此，本发明将提供一种新的功率MOS器件结构，将焊接垫区域面积加以利用，从而可有效降低导通电阻，维持芯片面积不变，也即维持成本不变。

发明内容

本发明要解决的技术问题在于提供一种功率MOS器件结构，可有效降低器件的导通电阻。

为了解决上述技术问题，本发明采用如下技术方案：

一种功率MOS器件结构，包括多个LDMOS基本单元和多个焊接垫；所述多个LDMOS基本单元并联，并与所述多个焊接垫通过金属电连接，以引出所述多个LDMOS基本单元的栅端、源端、漏端及衬底；其特征在于：

所述多个焊接垫正下方设有LDMOS基本单元；所述多个焊接垫包括厚度为3.5um至4.5um、线宽为1.5um至2.5um的单层金属。

作为本发明的优选方案，所述多个焊接垫与所述多个LDMOS基本单元之间设有第一金属层，所述多个LDMOS基本单元、所述第一金属层与所述多个焊接垫之间通过金属栓电连接。

作为本发明的优选方案，所述多个焊接垫包括栅极焊接垫、源极焊接垫、漏极焊接垫以及衬底焊接垫以分别引出并联的所述多个LDMOS基本单元的栅端、源端、漏端及衬底。

作为本发明的优选方案，所述单层金属为铝铜金属或者铝硅铜金属。

作为本发明的优选方案，所述多个焊接垫还包括位于单层金属之下的阻挡层。所述阻挡层包括钛层和氮化钛层，该钛层的厚度为300?~600?，该氮化钛层的厚度为300?~800?。

作为本发明的优选方案，所述多个焊接垫还包括位于单层金属之上的抗反射层。所述抗反射层包括钛层和氮化钛层，该钛层的厚度为100?~400?，该氮化钛层的厚度为250?~400?。

作为本发明的优选方案，所述功率MOS器件结构表面覆盖有钝化层，所述钝化层上设有开口以将所述多个焊接垫露出。所述钝化层从下至上依次包括：厚度为1k?至2k?等离子体富硅氧化膜层、厚度为10k?至20k?的高密度等离子体二氧化硅膜层以及厚度为7k?至11k?的等离子体氮化硅膜层。

本发明的有益效果在于：本发明将功率MOS器件中焊接垫以下的芯片面积充分利用，在不增加芯片总面积的前提下，增加了并联LDMOS基本单元的数量，可有效降低导通电阻。其中采用厚金属结构的工艺制作线宽2um下约4um厚的焊接垫，可以缓解应力，避免焊压工艺对器件性能造成影响，保证了器件性能的可靠性。

附图说明