[发明专利]应变硅纳米线PMOSFET的制备方法

说明书

技术领域

本发明属于半导体领域，涉及一种硅纳米线PMOSFET的制备方法，尤其涉及一种应变硅纳米线PMOSFET的制备方法。

背景技术

当前，在先进的半导体器件制造中引入应变工程非常普遍。在通过应变工程所制造的半导体器件中，对于沟道方向为<110>的MOSFET，当沟道方向具有张应力时，可以有效增大NMOSFET的电流驱动能力，而当沟道方向具有压应力时，可以有效增大PMOSFET的电流驱动能力。

同样道理，对于最先进的半导体纳米线场效应晶体管（Nanowire Field Effect Transistor，NWFET），如果在其纳米线长度方向（即沟道方向）引入应变工程，也将大大增大NWFET的电流驱动能力。如在针对<110>NW nFET中引入应力工程后（采用应力记忆技术，SMT），电流驱动能力增大了58%（Masumi Saitoh，《Understanding of Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced Stress Memorization Technique for Performance Improvement》 ，IEDM，2010）。

美国专利（公开号：US 2011/0104860 A1）公开了一种内建应力半导体纳米线制备方法，它基于具有埋氧层的半导体衬底（如SOI衬底），在半导体纳米线制备完成后，沉积一层张应变薄膜层，如应变氮化硅层。在后续将栅极区域的应变薄膜刻蚀以后，由于两边源漏区域的应变薄膜的张力作用，使得栅极区域（即沟道区域）的半导体纳米线具有压应力。在栅极工艺完成后，这种半导体纳米线长度方向（即NWFET沟道方向）的压应力就被固定在半导体纳米线中，后续张应变薄膜层去除后也不会使这种压应力消失。

该方法具有以下两个缺点：

该结构的半导体纳米线是与半导体两个相对的衬垫相连，而半导体两个衬垫又与绝缘基底相连，在其工艺制备过程有一个步骤是，包裹在半导体纳米线上的张应变薄膜被刻蚀掉而只保留包裹在半导体两个衬垫上的张应变薄膜，这时，受两边张应力作用，半导体纳米线所受到的力其实不是在水平方向的，而是在水平方向上再向上一定角度的反向压应力。当半导体纳米线足够细时，这种不在水平方向的反向压应力可能会造成半导体纳米线中间部位发生错位，甚至断裂。

并且，应变薄膜层在栅极制备完毕后需要去除，这其实是一种应力记忆技术（SMT，Stress Memorized Technology），其产生的半导体纳米线沟道应力只能到达0.3GPa，无法使P-NWFET的Ion较大的增大。

发明内容

鉴于上述的现有技术中的问题，本发明所要解决的技术问题是现有的技术中缺乏稳定有效的应变硅纳米线PMOSFET的制备方法。

本发明提供的一种应变硅纳米线PMOSFET的制备方法，包括以下步骤：

步骤1，提供SOI硅片，包括硅衬底、硅衬底上的埋氧层和埋氧层上的顶层硅；

步骤2，定义硅纳米线场效应晶体管区域，并在顶层硅和埋氧层之间形成空洞层，并形成源漏衬垫，在空洞层上方的顶层硅上制备出硅纳米线；

步骤3，沉淀绝缘介质层，并填充顶层硅下方的空洞层；磨平绝缘介质层，使得源漏衬垫上方的绝缘介质层厚度为20nm~200nm；

步骤4，刻蚀栅极区域的绝缘介质层，直至露出埋氧层；

步骤5，进行栅氧工艺制备栅氧层，并沉积栅极材料；

步骤6，刻蚀源漏衬垫区域的顶层硅并保留底部的部分顶层硅；

步骤7，在源漏衬垫区域生长锗硅层，同时进行源漏区域原位掺杂；

步骤8，进行金属硅合金工艺，及接触孔工艺，将源、漏、栅极引出。

在本发明的一个较佳实施方式中，所述步骤1中的埋氧层的厚度为10~1000nm，顶层硅厚度为10~200nm。

在本发明的另一较佳实施方式中，所述步骤1中还包括通过离子注入或所述顶层硅中原始含有杂质离子，作为后续器件的沟道掺杂离子。

在本发明的另一较佳实施方式中，所述步骤2中通过光刻和刻蚀形成硅纳米线场效应晶体管区域，并直至刻蚀掉部分埋氧层。

在本发明的另一较佳实施方式中，所述步骤2中采用湿法刻蚀去除部分埋氧层，形成空洞层。

在本发明的另一较佳实施方式中，所述步骤2中通过热氧化工艺和湿法刻蚀工艺，制备出空洞层上方的顶层硅上的硅纳米线。