[发明专利]浅沟槽隔离化学机械平坦化方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种能改善台阶高度均匀性的浅沟槽隔离化学机械平坦化方法。

背景技术

随着电路集成度大幅提升，集成电路中各个器件之间的间距逐步减小，使得寄生效应、电磁干扰等等极大阻碍了器件性能的提高。先前的大尺寸工艺中，相邻器件之间采用局部场氧化层来提供隔离绝缘。然而器件尺寸缩减之后，氧化层绝缘性能下降，并且难以提供精确的图形。而从0.25μm技术节点引入浅沟槽隔离(STI)技术以来，使得器件高密度隔离成为可能。并且随技术节点不断缩小，为提高器件密度和隔离效果，浅沟槽本身的纵深此(aspect ratio，简称AR)随之不断增加。

高密度等离子体化学气相沉积(HDP-CVD)是当前填充浅沟槽的主流技术。对应的STI制造方法通常是先在硅衬底上形成氧化层和氮化层叠层构成的硬掩膜层，然后光刻/刻蚀硬掩膜层形成硬掩膜图形，以硬掩膜图形为掩膜继续刻蚀衬底形成浅沟槽，然后采用上述HDPCVD在浅沟槽中沉积氧化物，例如氧化硅。该技术通过边淀积边刻蚀的循环工艺，克服了沟槽顶部可能存在的封口难题，完成对大AR沟槽结构的填充。

然而，随浅沟槽纵深此的不断增大，在HDP-CVD后，浅沟槽隔离区内与非浅沟槽隔离区(激活区或有源区)上方的氧化硅厚度落差变得越来越大，这为下一步浅沟槽隔离化学机械平坦化(STI CMP)工艺对晶圆芯片内部均匀性的控制提出了很大挑战。由于存在大的氧化硅厚度落差(例如为)，在STI CMP工艺中，CMP磨料不仅会抛光、磨除顶部或峰部的氧化物，同时也会除去底部或谷部的氧化物，使得这种厚度落差无法直接通过CMP工艺消除，并会一直遗传到CMP工艺结束。这就造成浅沟槽内部分氧化硅磨掉，形成凹陷(dishing)缺陷，使得器件电学性能下降，甚至良率的降低。

总而言之，当前的STI制作方法中，较大的氧化硅厚度差使得CMP均匀性降低，造成器件缺陷。

发明内容

本发明目的在于克服上述缺陷，提高STI CMP的均匀性。

为此，本发明提供了一种浅沟槽隔离化学机械平坦化方法，包括：在衬底上形成硬掩膜层；光刻/刻蚀硬掩膜层形成硬掩膜图形；以硬掩膜图形为掩膜刻蚀衬底形成浅沟槽；在硬掩膜层上以及浅沟槽内沉积绝缘层，其中不同区域内的绝缘层顶部存在高度差；在绝缘层上形成共形的保护层；化学机械平坦化绝缘层以及保护层，直至露出硬掩膜层。

其中，硬掩膜层包括第一硬掩膜层和第二硬掩膜层。其中，第一硬掩膜层包括氧化物，第二硬掩膜层包括氮化物、氮氧化物。其中，第二硬掩膜层用作化学机械平坦化的停止层。

其中，绝缘层包括氧化物、氮氧化物。

其中，沉积绝缘层的方法包括LPCVD、PECVD、HDPCVD。

其中，保护层包括氮化物。其中，形成保护层的方法包括，以LPCVD、PECVD、HDPCVD工艺在绝缘层上沉积氮化物。其中，形成保护层的方法包括，对绝缘层表面执行氮化、氮注入的表面处理工艺形成氮化物。

依照本发明的浅沟槽隔离化学机械平坦化方法，通过在氧化物顶部额外施加的保护层，防止了浅沟槽区域内处于谷部的氧化物被过度移除，从而有效地提高了台阶高度的均匀性。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了依照本发明方法的工艺步骤剖面图，其中在衬底上形成硬掩膜层；

图2显示了依照本发明方法的工艺步骤剖面图，其中光刻/刻蚀硬掩膜层并且继续刻蚀衬底形成浅沟槽；

图3显示了依照本发明方法的工艺步骤剖面图，其中在硬掩膜层上以及浅沟槽内沉积绝缘层；

图4显示了依照本发明方法的工艺步骤剖面图，其中在绝缘层上形成保护层；

图5显示了依照本发明方法的工艺步骤剖面图，其中化学机械平坦化保护层以及绝缘层，浅沟槽区域的绝缘层的凹部受到保护；以及

图6显示了依照本发明方法的工艺步骤剖面图，其中化学机械平坦化保护层以及绝缘层直至露出硬掩膜层。

附图标记

1衬底

2第一硬掩膜层

3第二硬掩膜层

4浅沟槽

5绝缘层

6保护层

具体实施方式