[发明专利]具有动态锁步支持的高速缓存存储器

说明书

技术领域

本发明涉及多处理器数据处理系统，并且更具体地，涉及便利在处理器操作的锁步和异步模式之间的过渡的高速缓存技术。

背景技术

在一些数据处理应用中，使用多个处理器实例来利用相同数据输入并行地执行相同代码序列。通常，处理器锁步地执行。然后错误逻辑可以检测在处理器的执行状态间的差别，并且基于此，用信号发送在处理器实例之一中的瞬时或永久错误。例如，在汽车电子系统中，可以将这种形式的冗余用于实现可靠性阈值或期望的安全完整性水平。遗憾的是，提供冗余处理器很昂贵，并且总的来说，不是数据处理应用的所有方面都要求这样的可靠性或安全完整性水平。结果，数据处理应用的非关键方面可能由于锁步执行开销而增加负担，并且/或者可能浪费有用的处理周期。

附图说明

通过示例说明本发明，并且本发明不受限于附图，在附图中，相似的附图标记指示类似的元素，并且其中：

图1以框图形式图示根据本发明的一些实施例的数据处理系统。图2以框图形式图示根据本发明的一些实施例的另一种数据处理系统。

图3以框图形式图示诸如在图1或图2中图示的高速缓存实例的一个示例，该高速缓存实例包括适合于动态锁步支持的高速缓存控制逻辑。

图4以框图形式图示高速缓存控制和状态寄存器的部分，该部分在图3的高速缓存实例的一个示例中可编程地限定对锁步模式和执行模式的通道的分配。

图5和6继而以表格形式图示在图4的高速缓存控制和状态寄存器内的字段定义的一个示例。

图7以流程图形式图示在图3的高速缓存实例的一个示例中访问请求的锁步模式命中/未命中处理。

图8以流程图形式图示在图3的高速缓存实例的一个示例中访问请求的执行模式命中/未命中处理。

图9以框图形式图示图3的更换逻辑和锁步模式控制的一个示例，其中，提供了更换指针实例、状态和逻辑的锁步和执行模式版本。

图10以框图形式图示图3的更换逻辑和锁步模式控制的另一个示例，其中，提供了集命名的更换指针实例、状态和逻辑的锁步和执行模式版本。

图11以流程图形式图示通过诸如在图9或图10中图示的更换逻辑对全局和局部更换状态的更新的锁步模式处理。

图12以流程图形式图示通过诸如在图9或图10中图示的更换逻辑对全局和局部更换状态的更新的执行模式处理。

本领域内的普通技术人员将理解，出于简单和清楚的目的图示附图中的元素，并且不必须按照比例绘制。例如，在附图中的一些元素的尺寸相对于其他元素可能被夸大，以有助于提高对本发明的实施例的理解。

具体实施方式

期望下述技术：通过该技术，在数据处理系统中处理器实例的集合可以在一些时间在锁步执行模式中操作，而在其他时间(并且/或者对于计算加载的特定部分)支持一般独立的计算任务的并行的、非锁步的执行。以这种方式，数据处理应用可以受益于在现代多处理器和多核处理器实现中可获得的另外的处理能力，同时当并且如果需要时向冗余分配那种处理能力的一部分。

在期望时动态进入到执行的锁步模式和从执行的锁步模式退出提出了相当大的挑战，特别是当在数据处理系统中存在高速缓存时。具体地说，由于锁步操作通常需要在逐个周期基础上(或至少相位、周期对应地)多个处理器的相同执行，所以在高速缓存状态上的差别是有问题的。例如，在由相应的处理器使用的相应高速缓存的内容上的差别可以导致一个处理器在代码序列中具有用于特定存储器访问的高速缓存命中，而对试图在锁步中执行的另一个(或另一些)对于相同的存储器访问导致高速缓存未命中。由于在相应的处理器上的不同的非锁步计算的交织执行，以及在相应的高速缓存操作的更换算法可能逐出(evict)不同的高速缓存行的事实，使得保持相同的高速缓存状态复杂化。

传统解决方案趋向于是粗糙的，或者禁止用于锁步执行的高速缓存，或者在执行模式之间的过渡处无效或仅刷新高速缓存内容。可以明白，用于进入锁步执行的两个处理器的高速缓存状态的同步会导致很高的开销，可能增加成千上万的执行周期。所需要的是便于从独立的非锁步执行模式动态地、低开销地进入到处理器锁步执行模式，并且在一些情况下动态地、低开销地从处理器锁步执行模式退出进入到独立的非锁步执行模式的技术。

锁步分区和命中/未命中处理